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参数资料
| 型号： | S71PL254JC0BAITU3 |
| 厂商： | SPANSION LLC |
| 元件分类： | 存储器 |
| 英文描述： | SPECIALTY MEMORY CIRCUIT, PBGA84 |
| 封装： | 8 X 11.60 MM, 1.40 MM HEIGHT, FBGA-84 |
| 文件页数： | 143/188页 |
| 文件大小： | 5078K |
| 代理商： | S71PL254JC0BAITU3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页当前第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页
May 21, 2004 S29PL127_064_032J_00_A1
S29PL127J/S29PL064J/S29PL032J for MCP
57
Prelimin ary
Hardware Data Protection
The command sequence requirement of unlock cycles for programming or erasing
provides data protection against inadvertent writes. In addition, the following
hardware data protection measures prevent accidental erasure or programming,
which might otherwise be caused by spurious system level signals during VCC
power-up and power-down transitions, or from system noise.
Low VCC Write Inhibit
When VCC is less than VLKO, the device does not accept any write cycles. This pro-
tects data during VCC power-up and power-down. The command register and all
internal program/erase circuits are disabled, and the device resets to the read
mode. Subsequent writes are ignored until VCC is greater than VLKO. The system
must provide the proper signals to the control pins to prevent unintentional writes
when VCC is greater than VLKO.
Write Pulse “Glitch” Protection
Noise pulses of less than 3 ns (typical) on OE#, CE#, or WE# do not initiate a
write cycle.
Logical Inhibit
Write cycles are inhibited by holding any one of OE# = VIL, CE# = VIH or WE# =
VIH. To initiate a write cycle, CE# and WE# must be a logical zero while OE# is a
logical one.
Power-Up Write Inhibit
If WE# = CE# = VIL and OE# = VIH during power up, the device does not accept
commands on the rising edge of WE#. The internal state machine is automatically
reset to the read mode on power-up.
Figure 3. SecSi Sector Protect Verify
Write 60h to
any address
Write 40h to SecSi
Sector address
with A6 = 0,
A1 = 1, A0 = 0
START
RESET# =
VIH or VID
Wait 1
s
Read from SecSi
Sector address
with A6 = 0,
A1 = 1, A0 = 0
If data = 00h,
SecSi Sector is
unprotected.
If data = 01h,
SecSi Sector is
protected.
Remove VIH or VID
from RESET#
Write reset
command
SecSi Sector
Protect Verify
complete
相关PDF资料 |
PDF描述 |
|---|---|
| S71PL032JF0BFW074 | SPECIALTY MEMORY CIRCUIT, PBGA56 |
| S29AL016D90MFN011 | 1M X 16 FLASH 3V PROM, 90 ns, PDSO44 |
| SM-5MIN-A-TL-26 | RF COAXIAL RELAY, SP5T, FAILSAFE, 2875mW (COIL), 26500MHz, PANEL MOUNT |
| SM-5MIN-A-TL | RF COAXIAL RELAY, SP5T, FAILSAFE, 2875mW (COIL), 18000MHz, PANEL MOUNT |
| SM-5MIN-A | RF COAXIAL RELAY, SP5T, FAILSAFE, 2875mW (COIL), 18000MHz, PANEL MOUNT |
相关代理商/技术参数 |
参数描述 |
|---|---|
| S71PL254JC0BAW0Z0 | 制造商:SPANSION 制造商全称:SPANSION 功能描述:Based MCPs |
| S71PL254JC0BAW0Z2 | 制造商:SPANSION 制造商全称:SPANSION 功能描述:Based MCPs |
| S71PL254JC0BAW0Z3 | 制造商:SPANSION 制造商全称:SPANSION 功能描述:Based MCPs |
| S71PL254JC0BAW9Z0 | 制造商:SPANSION 制造商全称:SPANSION 功能描述:Based MCPs |
| S71PL254JC0BAW9Z2 | 制造商:SPANSION 制造商全称:SPANSION 功能描述:Based MCPs |
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