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参数资料
| 型号： | ST72F652R4T1 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 14 X 14 MM, TQFP-64 |
| 文件页数： | 11/160页 |
| 文件大小： | 974K |
| 代理商： | ST72F652R4T1 |
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ST7265
108/160
I C SINGLE MASTER BUS INTERFACE (Cont’d)
Acknowledge may be enabled and disabled by
software.
The speed of the I2C interface may be selected
between Standard (0-100KHz) and Fast I2C (100-
400KHz).
SDA/SCL Line Control
Transmitter mode: the interface holds the clock
line low before transmission to wait for the micro-
controller to write the byte in the Data Register.
Receiver mode: the interface holds the clock line
low after reception to wait for the microcontroller to
read the byte in the Data Register.
The SCL frequency (Fscl) is controlled by a pro-
grammable clock divider which depends on the
I2C bus mode.
When the I2C cell is enabled, the SDA and SCL
ports must be configured as floating open-drain
output or floating input. In this case, the value of
the external pull-up resistance used depends on
the application.
When the I2C cell is disabled, the SDA and SCL
ports revert to being standard I /O port pins.
Figure 64. I2C Interface Block Diagram
DATA REGISTER (DR)
DATA SHIF T REGIST ER
CLOCK CONTROL REGISTE R (CCR)
STATUS REGISTER 1 (SR1)
CONTROL REGIS TER (CR)
SDAI
SCLI
CONTR OL LOGIC
STATUS REGISTER 2 (SR2)
INTER RUPT
CLOCK CONTROL
DATA CONTR OL
SCL
SDA
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