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参数资料
| 型号： | ST72F652R4T1 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 14 X 14 MM, TQFP-64 |
| 文件页数： | 94/160页 |
| 文件大小： | 974K |
| 代理商： | ST72F652R4T1 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页当前第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页
ST7265
39/160
POWER SUPPLY MANAGEMENT (Cont’d)
6.4.5 Register Description
POWER CONTROL REGISTER (PCR)
Reset Value: 0000 0000 (00h)
Bit 7 = ITPF
Voltage Input Threshold Plus Flag
This bit is set by hardware when USBVDD rises
over USBVIT+ and cleared by hardware when US-
BVDD drops below USBVIT+.
0: USBVDD < USBVIT+
1:USBVDD > USBVIT+
Bit 6 = ITMF
Voltage Input Threshold Minus Flag
This bit is set by hardware when USBVDD rises
over USBVIT- and cleared by hardware when US-
BVDD drops below USBVIT-.
0: USBVDD < USBVIT-
1:USBVDD > USBVIT-
Bit 5 =PLG
USB Plug/Unplug detection.
This bit is set by hardware when it detects that the
USB cable has been plugged in. It is cleared by
hardware when the USB cable is unplugged. (De-
tection happens when USBVDD rises over USB-
VIT+ or when USBVDD drops below USBVIT-). If
the PLGIE bit is set, the rising edge of the PLG bit
also generates an interrupt request.
0: USB cable unplugged
1: USB cable plugged in
Bit 4 = PLGIE
USB Plug/Unplug Interrupt Enable.
This bit is set and cleared by software.
0: Single supply mode: PLG interrupt disabled.
1: Dual supply mode: PLG interrupt enabled (gen-
erates an interrupt on the rising edge of PLG).
Bit 3:2 = VSET[1:0]
Voltage Regulator Output
Voltage.
These bits are set and cleared by software to se-
lect the output voltage of the on-chip voltage regu-
lator (for the VDDF output).
Bit 1 = DETEN
USB Voltage Detector Enable.
This bit is set and cleared by software. It is used to
power-off the USB voltage detector in Stand-alone
mode.
0: The USB voltage detector is enabled.
1: The USB voltage detector disabled (ITPF, ITMF
and PLG bits are forced high)
Bit 0 = REGEN
Voltage Regulator Enable.
This bit is set and cleared by software.
0: The regulator is completely shutdown and no
current is drawn from the power supply by the
voltage reference.
1: The on-chip voltage regulator is powered-on.
70
ITPF
ITM
F
PLG
IE
VSE
T1
VSE
T0
DET
EN
REG
EN
VSE
T1
VSE
T0
Voltage output of the regulator
0
3.3V
0
1
3.0V
1
0
2.7V
1
2.4V
1
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