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参数资料
| 型号： | TMPR3904F |
| 英文描述： | MICROPROCESSOR|32-BIT|CMOS|QFP|208PIN|PLASTIC |
| 中文描述： | 微处理器| 32位|的CMOS | QFP封装| 208PIN |塑料 |
| 文件页数： | 181/230页 |
| 文件大小： | 1451K |
| 代理商： | TMPR3904F |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页当前第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页
TOSHIBA
TMPR3904F Rev. 2.0
173
12.3.1 Line control register (SLCRn)
The line control register designates the format of the non-synchronous sending/receiving data.
0
RWUB TWUB UODE
0
HSE
SCS
UEPS
UPEN
USBL
UMODE
31
16
: Type
:Initial
Value
R/W
00
17
30
29
28
25
24
23
22
21
20
19
18
R/W
0
R/W
0
R/W
0
R/W
00
R/W
0
R/W
0
R/W
0
R/W
1
: Type
: Initial
Value
15
0
0
Bit
Mnemonic
Name of
Field
Receive wake
up bit
Description
31
RWUB
Wake Up Bit for Receive
0: Set this bit to 0 when itself is a slave controller in
the multi-controller system mode and when itself is
selected. When the RWUB is 0, the slave controller
receives data from the master controller.
1: Set this bit to 1 when itself is a slave controller in
the multi-controller system mode; namely, when
conducting an address (ID) frame receiving from the
master controller. When the WUB of the receiving
data frame is 1 (the address frame), it is received to
make an interrupt to the host. When the WUB is 0
(the data frame), the received data are read and thrown
away.
Wake Up Bit for Transmit
Designates the wake up bit to attach to the transfer
address (ID)/data when itself is the master controller in
the multi-controller system mode.
0: Data frame transfer
1: Address (ID) frame transfer (default)
SOUT Open Drain Enable
In the multi-controller system mode, the slave
controller must make the SOUT an open drain.
0: SOUT open drain disable
1: SOUT open drain enable
30
TWUB
Transmit
wake up bit
29
UODE
Open drain
enable
Fig. 12-3 Line Control Register (1/2)
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PDF描述 |
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参数描述 |
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