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参数资料
| 型号： | WJLXT386LEB2 |
| 厂商： | INTEL CORP |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PQFP100 |
| 封装： | 14 X 14MM, ROHS COMPLIANT, LQFP-100 |
| 文件页数： | 62/86页 |
| 文件大小： | 1081K |
| 代理商： | WJLXT386LEB2 |
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QUAD T1/E1/J1 Transceiver — LXT386
Datasheet
65
Table 42. Analog Test Port Characteristics
Parameter
Sym
Min
Typ
Max
Unit
Test Condition
3 dB bandwidth
At13db
-
5
-
MHz
Input voltage range
At1iv
0
-
VCC
V
Output voltage range
At2ov
0
-
VCC
V
Table 43. Transmit Timing Characteristics
Parameter
Sym
Min
Typ
Max
Unit
Test Condition
Master clock frequency
E1
MCLK
–
2.048
–
MHz
T1
MCLK
–
1.544
–
MHz
Master clock tolerance
–
-100
–
100
ppm
Master clock duty cycle
–
40
–
60
%
Output pulse width
E1
Tw
219
244
269
ns
T1
Tw
291
324
356
ns
Transmit clock frequency
E1
Tclke1
-
2.048
-
MHz
T1
Tclkt1
-
1.544
-
MHz
Transmit clock tolerance
Tclkt
-50
–
+50
ppm
Transmit clock burst rate
Tclkb
-
–
20
MHz
Gapped transmit clock
Transmit clock duty cycle
Tdc
10
–
90
%
NRZ mode
E1 TPOS/TNEG pulse width (RZ mode)
Tmpwe1
236
–
252
ns
RZ mode (TCLK = H for
>16 clock cycles)
TPOS/TNEG to TCLK setup time
Tsut
20
-
ns
TCLK to TPOS/TNEG hold time
Tht
20
-
ns
Delay time OE Low to driver High Z
Toez
-
1
μs
Delay time TCLK Low to driver High Z
Ttz
50
60
75
μs
Figure 18. Transmit Clock Timing Diagram
TPOS
TNEG
TCLK
tHT
tSUT
相关PDF资料 |
PDF描述 |
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