参数资料
| 型号： | XC3S1400A-4FT256I |
| 厂商： | Xilinx Inc |
| 文件页数： | 83/132页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN 3 256FTBGA |
| 标准包装： | 90 |
| 系列： | Spartan®-3A |
| LAB/CLB数： | 2816 |
| 逻辑元件/单元数： | 25344 |
| RAM 位总计： | 589824 |
| 输入/输出数： | 161 |
| 门数： | 1400000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-FTBGA |
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DC and Switching Characteristics
54
DS529-3 (v2.0) August 19, 2010
Configuration and JTAG Timing
General Configuration Power-On/Reconfigure Timing
Figure 11: Waveforms for Power-On and the Beginning of Configuration
Table 45: Power-On Timing and the Beginning of Configuration
Symbol
Description
Device
All Speed Grades
Units
Min
Max
TPOR(2)
The time from the application of VCCINT, VCCAUX, and VCCO
Bank 2 supply voltage ramps (whichever occurs last) to the
rising transition of the INIT_B pin
All
–18
ms
TPROG
The width of the low-going pulse on the PROG_B pin
All
0.5
-s
TPL(2)
The time from the rising edge of the PROG_B pin to the
rising transition on the INIT_B pin
XC3S50A
–0.5
ms
XC3S200A
–0.5
ms
XC3S400A
–1
ms
XC3S700A
–2
ms
XC3S1400A
–2
ms
TINIT
Minimum Low pulse width on INIT_B output
All
250
–ns
TICCK(3)
The time from the rising edge of the INIT_B pin to the
generation of the configuration clock signal at the CCLK
output pin
All
0.5
4
s
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 8. This means power must be applied to all VCCINT, VCCO,
and VCCAUX lines.
2.
Power-on reset and the clearing of configuration memory occurs during this period.
3.
This specification applies only to the Master Serial, SPI, and BPI modes.
4.
For details on configuration, see UG332 Spartan-3 Generation Configuration User Guide.
VCCINT
(Supply)
VCCAUX
VCCO Bank 2
PROG_B
(Output)
(Open-Drain)
(Input)
INIT_B
CCLK
DS529-3_01_052708
1.2V
2.5V
T
ICCK
T
PROG
T
PL
T
POR
1.0V
2.0V
3.3V
or
2.5V
3.3V
or
Notes:
1.
The VCCINT, VCCAUX, and VCCO supplies can be applied in any order.
2.
The Low-going pulse on PROG_B is optional after power-on but necessary for reconfiguration without a power cycle.
3.
The rising edge of INIT_B samples the voltage levels applied to the mode pins (M0 - M2).
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