参数资料
| 型号： | XCF128XFTG64C |
| 厂商： | Xilinx Inc |
| 文件页数： | 46/88页 |
| 文件大小： | 0K |
| 描述： | IC PROM SRL 128M GATE 64-FTBGA |
| 标准包装： | 1 |
| 可编程类型： | 系统内可编程 |
| 存储容量： | 128Mb |
| 电源电压： | 1.7 V ~ 2 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 64-TBGA |
| 供应商设备封装： | 64-TFBGA |
| 包装： | 托盘 |
| 产品目录页面： | 601 (CN2011-ZH PDF) |
| 其它名称： | 122-1578 |
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Platform Flash XL High-Density Configuration and Storage Device
DS617 (v3.0.1) January 07, 2010
Product Specification
50
R
Table 29: Synchronous Read AC Characteristics(1,2)
Symbol
Alt
Parameter
Voltage Range
Units
VDDQ =
2.3V to 2.7V
VDDQ =
3.0V to 3.6V
Sy
nchr
on
ou
s
Read
T
imin
g
s
TAVKH
TAVCLKH
Address Valid to Clock High
Min
9
ns
TELKH
TELCLKH
Chip Enable Low to Clock High
Min
9
ns
TELTV(3)
Chip Enable Low to Wait Valid
Max
17
ns
TEHEL
Chip Enable pulse width
(subsequent synchronous reads)
Min
20
ns
TEHTZ(3)
Chip Enable High to Wait Hi-Z
Max
17
ns
TKHAX
TCLKHAX
Clock High to Address Transition
Min
10
ns
TKHQV(4)
TCLKHQV
Clock High to Output Valid
Max
16
ns
TKHTV(3)
Clock High to WAIT Valid
TKHQX
TCLKHQX
Clock High to Output Transition
Min
2
ns
TKHTX(3)
Clock High to WAIT Transition
TLLKH
TADVLCLKH Latch Enable Low to Clock High
Min
9
ns
Cloc
k
Specifications
TKHKH(4)
TCLK
Clock Period (f = 54 MHz)(4)
Min
19
ns
TKHKL
Clock High to Clock Low
Min
6
ns
TKLKH
Clock Low to Clock High
TF
Clock Fall or Rise Time
Max
2
ns
TR
Notes:
1.
Sampled only, not 100% tested.
2.
For other timings, refer to Table 28, page 50.
3.
Parameter applies when READY_WAIT is configured (CR4) with the output WAIT function.
4.
The minimum system clock period is TKHQV + FPGA data-to-CCLK setup time. See the FPGA data sheet for FPGA setup time.
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