参数资料
| 型号： | XCF128XFTG64C |
| 厂商： | Xilinx Inc |
| 文件页数： | 52/88页 |
| 文件大小： | 0K |
| 描述： | IC PROM SRL 128M GATE 64-FTBGA |
| 标准包装： | 1 |
| 可编程类型： | 系统内可编程 |
| 存储容量： | 128Mb |
| 电源电压： | 1.7 V ~ 2 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 64-TBGA |
| 供应商设备封装： | 64-TFBGA |
| 包装： | 托盘 |
| 产品目录页面： | 601 (CN2011-ZH PDF) |
| 其它名称： | 122-1578 |
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Platform Flash XL High-Density Configuration and Storage Device
DS617 (v3.0.1) January 07, 2010
Product Specification
56
R
Table 31: Write AC Characteristics, Chip Enable Controlled(1)
Symbol
Alt
Parameter
Voltage Range
Unit
VDDQ =
2.3V to 2.7V
VDDQ =
3.0V to 3.6V
C
h
ip
En
ab
le
C
o
n
tr
o
ll
ed
T
imi
n
g
s
TAVAV
TWC Address Valid to Next Address Valid
Min
85
ns
TAVEH
Address Valid to Chip Enable High
Min
50
ns
TAVLH
Address Valid to Latch Enable High
Min
10
ns
TDVEH
TDS
Data Valid to Chip Enable High
Min
50
ns
TEHAX
TAH
Chip Enable High to Address Transition
Min
0
ns
TEHDX
TDH
Chip Enable High to Input Transition
Min
0
ns
TEHEL
TCPH Chip Enable High to Chip Enable Low
Min
25
ns
TEHGL
Chip Enable High to Output Enable Low
Min
0
ns
TEHWH
TCH
Chip Enable High to Write Enable High
Min
0
ns
TELKV
Chip Enable Low to Clock Valid
Min
9
ns
TELEH
TCP
Chip Enable Low to Chip Enable High
Min
50
ns
TELLH
Chip Enable Low to Latch Enable High
Min
10
ns
TELQV
Chip Enable Low to Output Valid
Min
85
ns
TGHEL
Output Enable High to Chip Enable Low
Min
17
ns
TLHAX
Latch Enable High to Address Transition
Min
9
ns
TLLLH
Latch Enable Pulse Width
Min
10
ns
TWHEL(2)
Write Enable High to Chip Enable Low
Min
25
ns
TWLEL
TCS
Write Enable Low to Chip Enable Low
Min
0
ns
Pr
otectio
n
Ti
mi
ng
s
TEHVPL
Chip Enable High to VPP Low
Min
200
ns
TEHWPL
Chip Enable High to Write Protect Low
Min
200
ns
TQVVPL
Output (Status Register) Valid to VPP Low
Min
0
ns
TQVWPL
Output (Status Register) Valid to Write Protect Low
Min
0
ns
TVPHEH
TVPS VPP High to Chip Enable High
Min
200
ns
TWPHEH
Write Protect High to Chip Enable High
Min
200
ns
Notes:
1.
Sampled only, not 100% tested.
2.
TWHEL has this value when reading in the targeted bank or when reading following a Set Configuration Register command. System designers
should take this timing into account and can insert a software No-Op instruction to delay the first read in the same bank after issuing any
command and to delay the first read to any address after issuing a Set Configuration Register command. If the first read after the command
is a Read Array operation in a different bank and no changes to the Configuration Register are issued, TWHEL is 0 ns.
X-Ref Target - Figure 33
Figure 33: Reset and Power-Up AC Waveforms
RP
V
DD
, V
DDQ
T
VDHPH
T
PLPH
T
PLWL
T
PLEL
T
PLGL
T
PLLL
T
PHWL
T
PHEL
T
PHGL
T
PHLL
e
R
p
U
-
r
e
w
o
P
set
W,E,G,L
DS617_50_090108
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