参数资料
| 型号： | XCV300E-6FG456C |
| 厂商： | Xilinx Inc |
| 文件页数： | 157/233页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 456-FBGA |
| 产品变化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 标准包装： | 60 |
| 系列： | Virtex®-E |
| LAB/CLB数： | 1536 |
| 逻辑元件/单元数： | 6912 |
| RAM 位总计： | 131072 |
| 输入/输出数： | 312 |
| 门数： | 411955 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 456-BBGA |
| 供应商设备封装： | 456-FBGA |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-1 (v3.0) March 21, 2014
Module 1 of 4
Production Product Specification
3
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
resources. The abundance of routing resources permits the
Virtex-E family to accommodate even the largest and most
complex designs.
Virtex-E FPGAs are SRAM-based, and are customized by
loading configuration data into internal memory cells. Con-
figuration data can be read from an external SPROM (mas-
ter serial mode), or can be written into the FPGA
(SelectMAP, slave serial, and JTAG modes).
The standard Xilinx Foundation Series and Alliance
Series Development systems deliver complete design
support for Virtex-E, covering every aspect from behavioral
and schematic entry, through simulation, automatic design
translation and implementation, to the creation and down-
loading of a configuration bit stream.
Higher Performance
Virtex-E devices provide better performance than previous
generations of FPGAs. Designs can achieve synchronous
system clock rates up to 240 MHz including I/O or 622 Mb/s
using Source Synchronous data transmission architech-
tures. Virtex-E I/Os comply fully with 3.3 V PCI specifica-
tions, and interfaces can be implemented that operate at
33 MHz or 66 MHz.
While performance is design-dependent, many designs
operate internally at speeds in excess of 133 MHz and can
achieve over 311 MHz. Table 2 shows performance data for
representative circuits, using worst-case timing parameters.
Virtex-E Device/Package Combinations and Maximum I/O
Table 2: Performance for Common Circuit Functions
Function
Bits
Virtex-E (-7)
Register-to-Register
Adder
16
64
4.3 ns
6.3 ns
Pipelined Multiplier
8 x 8
16 x 16
4.4 ns
5.1 ns
Address Decoder
16
64
3.8 ns
5.5 ns
16:1 Multiplexer
4.6 ns
Parity Tree
9
18
36
3.5 ns
4.3 ns
5.9 ns
Chip-to-Chip
HSTL Class IV
LVTTL,16mA, fast slew
LVDS
LVPECL
Table 3: Virtex-E Family Maximum User I/O by Device/Package (Excluding Dedicated Clock Pins)
XCV
50E
XCV
100E
XCV
200E
XCV
300E
XCV
400E
XCV
600E
XCV
1000E
XCV
1600E
XCV
2000E
XCV
2600E
XCV
3200E
CS144
94
PQ240
158
HQ240
158
BG352
196
260
BG432
316
BG560
404
FG256
176
FG456
284
312
FG676
404
444
FG680
512
FG860
660
FG900
512
660
700
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660
724
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