参数资料
| 型号： | XCV300E-6FG456C |
| 厂商： | Xilinx Inc |
| 文件页数： | 163/233页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 456-FBGA |
| 产品变化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 标准包装： | 60 |
| 系列： | Virtex®-E |
| LAB/CLB数： | 1536 |
| 逻辑元件/单元数： | 6912 |
| RAM 位总计： | 131072 |
| 输入/输出数： | 312 |
| 门数： | 411955 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 456-BBGA |
| 供应商设备封装： | 456-FBGA |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-2 (v3.0) March 21, 2014
Module 2 of 4
Production Product Specification
29
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Initialization in Verilog and Synopsys
The block SelectRAM+ structures can be initialized in Verilog
for both simulation and synthesis for inclusion in the EDIF
output file. The simulation of the Verilog code uses a def-
param to pass the initialization. The Synopsys FPGA com-
piler does not presently support defparam. The initialization
values instead attach as attributes to the RAM by a built-in
Synopsys dc_script. The translate_off statement stops syn-
thesis translation of the defparam statements. The following
code illustrates a module that employs these techniques.
Design Examples
Creating a 32-bit Single-Port RAM
The true dual-read/write port functionality of the block
SelectRAM+ memory allows a single port, 128 deep by
32-bit wide RAM to be created using a single block
SelectRAM+ cell as shown in Figure 35.
Interleaving the memory space, setting the LSB of the
address bus of Port A to 1 (VCC), and the LSB of the
address bus of Port B to 0 (GND), allows a 32-bit wide sin-
gle port RAM to be created.
Creating Two Single-Port RAMs
The true dual-read/write port functionality of the block
SelectRAM+ memory allows a single RAM to be split into
two single port memories of 2K bits each as shown in
In this example, a 512K x 4 RAM (Port A) and a 128 x 16
RAM (Port B) are created out of a single block SelectRAM+.
The address space for the RAM is split by fixing the MSB of
Port A to 1 (VCC) for the upper 2K bits and the MSB of Port
B to 0 (GND) for the lower 2K bits.
Block Memory Generation
The CoreGen program generates memory structures using
the block SelectRAM+ features. This program outputs
VHDL or Verilog simulation code templates and an EDIF file
for inclusion in a design.
Figure 35: Single Port 128 x 32 RAM
WEB
ENB
RSTB
CLKB
ADDRB[7:0]
DIB[15:0]
WEA
ENA
RSTA
CLKA
ADDRA[7:0]
DIA[15:0]
ADDR[6:0], V
CC
CLK
EN
RST
WE
CLK
EN
RST
WE
DI[31:16]
ADDR[6:0], GND
DI[15:0]
DOA[15:0]
DO[31:16]
DO[15:0]
DOB[15:0]
RAMB4_S16_S16
ds022_036_121399
Figure 36: 512 x 4 RAM and 128 x 16 RAM
WEB
ENB
RSTB
CLKB
ADDRB[7:0]
DIB[15:0]
WEA
ENA
RSTA
CLKA
ADDRA[9:0]
DIA[3:0]
V
CC, ADDR1[8:0]
DI1[3:0]
WE1
EN1
RST1
CLK1
WE2
EN2
RST2
CLK2
GND, ADDR2[6:0]
DI2[15:0]
DOA[3:0]
DO1[3:0]
DO2[15:0]
DOB[15:0]
RAMB4_S4_S16
ds022_037_121399
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