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参数资料
| 型号： | XGBE-XGXS-O4-N2 |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 23/38页 |
| 文件大小： | 0K |
| 描述： | IP CORE 10GBE ETHERNET XGXS |
| 标准包装： | 1 |
| 系列： | * |
| 其它名称： | XGBEXGXSO4N2 |
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Lattice Semiconductor
10Gb Ethernet XGXS IP Core User’s Guide
I/O Pin Assignments
Table 11 lists a veri ? ed XGMII I/O DDR pinout for the XGXS IP core using an ORT82G5 and the BM680 package.
Table 12 lists the remaining FPGA related I/Os. Other pinout con ? gurations may be speci ? ed as long as the I/O
placement conforms to the constraints speci ? ed in Lattice technical note TN1037 ORCA Series 4 Fast DDR Inter-
face.
Fixed embedded core pins are not listed. Please refer to the ORT82G5 data sheet for that information.
Table 11. XGMII Related I/Os
Signal
Pin
Direction
Buffer
xgmii_tx_ctrl_0
B26
input
HSTL1
xgmii_tx_ctrl_1
B25
input
HSTL1
xgmii_tx_ctrl_2
B27
input
HSTL1
xgmii_tx_ctrl_3
A27
input
HSTL1
xgmii_rx_ctl_0
AP21
output
HSTL1
xgmii_rx_ctl_1
AK16
output
HSTL1
xgmii_rx_ctl_2
AM18
output
HSTL1
xgmii_rx_ctl_3
AM20
output
HSTL1
xgmii_tx_data_0
C24
input
HSTL1
xgmii_tx_data_1
C22
input
HSTL1
xgmii_tx_data_10
A25
input
HSTL1
xgmii_tx_data_11
A24
input
HSTL1
xgmii_tx_data_12
B23
input
HSTL1
xgmii_tx_data_13
E17
input
HSTL1
xgmii_tx_data_14
E16
input
HSTL1
xgmii_tx_data_15
B22
input
HSTL1
xgmii_tx_data_16
C18
input
HSTL1
xgmii_tx_data_17
C19
input
HSTL1
xgmii_tx_data_18
A22
input
HSTL1
xgmii_tx_data_19
A21
input
HSTL1
xgmii_tx_data_2
C23
input
HSTL1
xgmii_tx_data_20
D17
input
HSTL1
xgmii_tx_data_21
D18
input
HSTL1
xgmii_tx_data_22
B20
input
HSTL1
xgmii_tx_data_23
B19
input
HSTL1
xgmii_tx_data_24
A20
input
HSTL1
xgmii_tx_data_25
A19
input
HSTL1
xgmii_tx_data_26
B18
input
HSTL1
xgmii_tx_data_27
C17
input
HSTL1
xgmii_tx_data_28
D16
input
HSTL1
xgmii_tx_data_29
A17
input
HSTL1
xgmii_tx_data_3
B24
input
HSTL1
xgmii_tx_data_30
B16
input
HSTL1
xgmii_tx_data_31
E15
input
HSTL1
xgmii_tx_data_4
D20
input
HSTL1
23
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PDF描述 |
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参数描述 |
|---|---|
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