参数资料
| 型号： | XRT94L33IB-L |
| 厂商： | Exar Corporation |
| 文件页数： | 341/465页 |
| 文件大小： | 0K |
| 描述： | IC MAPPER DS3/E3/STS-1 504TBGA |
| 标准包装： | 24 |
| 应用： | 网络切换 |
| 接口： | 总线 |
| 电源电压： | 3.14 V ~ 3.47 V |
| 封装/外壳： | 504-LBGA |
| 供应商设备封装： | 504-TBGA（35x35） |
| 包装： | 托盘 |
| 安装类型： | 表面贴装 |
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xr
XRT94L33
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
Rev.1.2.0.
405
When the HEC Byte Verification block is operating in the PRE-SYNC state, it will then begin to sample five (5)
“candidate header bytes” from the data within the incoming data-stream, repeatedly at 53 byte intervals.
During this sampling process, the HEC Byte Verification block will compute and compare its newly computed
“HEC byte value” with that of the fifth (read-in) octet. If the HEC Byte Verification block, while operating in the
PRE-SYNC state, comes across a single invalid cell header byte pattern, then the HEC Byte Verification block
will transition back to the “HUNT” state.
However, if the HEC Byte Verification block detects “DELTA”
consecutive valid cell byte headers, then it will transition into the SYNC state.
The SYNC State
Once the HEC Byte Verification block has transitioned into the “SYNC” state, then this means that the
Receive ATM Cell Processor block is “officially” delineation ATM cells. The Receive ATM Cell Processor
block will notify the Microprocessor (and external circuitry) of this transition into the SYNC state by doing all of
the following.
1. It will indicate that it as cleared the LCD defect condition by setting Bit 0 (LCD Defect Declared) and the
Bits 2 and 1 (Cell Delineation Status[1:0]) bit-fields, within the “Receive ATM Cell Processor Block – Receive
ATM Status Register” to “0”, as depicted below.
Receive ATM Cell Processor Block – Receive ATM Status Register (Address = 0xN707)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
PRBS Lock
Indicator
Cell Delineation Status[1:0]
LCD Defect
Declared
R/O
0
2. It will generate the “Clearance of LCD Defect Condition” interrupt. The Receive ATM Cell Processor block
will indicate that it is declaring the “Clearance of LCD Defect Condition” Interrupt by doing the following.
-
Toggling the “INT*” output pin “low”.
-
Setting Bit 1 (Clearance of LCD Defect Interrupt Status), within the “Receive ATM Cell
Processor Block – Receive ATM Interrupt Status Register – Byte 0” to “1” as depicted below.
Receive ATM Cell Processor Block – Receive ATM Interrupt Status Register – Byte 0 (Address =
0xN70B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Receive
Cell
Insertion
Interrupt
Status
Receive
FIFO
Overflow
Interrupt
Status
Receive
Cell
Extraction
Memory
Overflow
Interrupt
Status
Receive
Cell
Insertion
Memory
Overflow
Interrupt
Status
Detection of
Correctable
HEC Byte
Error
Interrupt
Status
Detection of
Uncorrectable
HEC Byte
Error Interrupt
Status
Clearance
of LCD
Defect
Interrupt
Status
Declaration
of LCD
Defect
Interrupt
Status
RUR
0
1
0
Whenever the HEC Byte Verification block is operating in the SYNC state, it will tolerate a certain number of
errors in the header bytes of the incoming cells. Additionally, in some case, the HEC Byte Verification block
will even attempt to correct some of these errors. However, the occurrence of “ALPHA” consecutive cells with
header byte errors (single or multi-bit) will cause the HEC Byte Verification block to return to the “HUNT”
state. If this were to occur, then the Receive ATM Cell Processor block will notify the external circuitry that it
is not properly delineating cells by doing the following.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| XRT94L43_06 | 制造商:EXAR 制造商全称:EXAR 功能描述:SONET/SDH OC-12 TO 12XDS3/E3 MAPPER |
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