参数资料
| 型号： | XRT94L33IB-L |
| 厂商： | Exar Corporation |
| 文件页数： | 61/465页 |
| 文件大小： | 0K |
| 描述： | IC MAPPER DS3/E3/STS-1 504TBGA |
| 标准包装： | 24 |
| 应用： | 网络切换 |
| 接口： | 总线 |
| 电源电压： | 3.14 V ~ 3.47 V |
| 封装/外壳： | 504-LBGA |
| 供应商设备封装： | 504-TBGA（35x35） |
| 包装： | 托盘 |
| 安装类型： | 表面贴装 |
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xr
XRT94L33
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
Rev.1.2.0.
153
TxUClkO – Transmit UTOPIA Interface Block Clock Output signal
If the “Transmit UTOPIA Clock De-Skewing” PLL is enabled, then the ATM Layer Processor can use this
signal to clock out the contents of the “outbound” ATM cells, and to assert the UTOPIA Address (during Multi-
PHY operation). Similar to the “TxUClk” signal, this signal can run at frequencies up to 50MHz.
TxUEnB* - Transmit UTOPIA Data Bus - Write Enable input
The Transmit UTOPIA Data Bus is tri-stated while this input signal is negated. Therefore, the ATM Layer
Processor must assert this “active-low” signal (toggle it “low”) in order to write the byte (or word) on the
Transmit UTOPIA Data Bus, into the Transmit UTOPIA Interface block.
TxUPrty - Transmit UTOPIA - Odd Parity Bit input pin
The ATM Layer Processor is expected to compute the odd-parity value of each byte (or word) of ATM Cell
data that it intends to place on the Transmit UTOPIA Data bus. The ATM Layer Processor is then expected
to apply this parity value at the TxUPrty pin, while the corresponding byte (or word) is present on the Transmit
UTOPIA Data Bus. This signal, along with the corresponding byte (or word) of ATM cell data will be routed to
the Transmit ATM Cell Processor block for “Transmit UTOPIA parity verification”.
TxUSoC - Transmit UTOPIA - “Start of Cell” Indicator
The ATM Layer processor is expected to pulse this input signal “high”, for one clock period of TxUClk, when
the first byte (or word) of a given ATM cell is present on the Transmit UTOPIA Data Bus. This signal must be
kept “low” at all other times.
Note:
Once the ATM Layer Processor has pulsed the TxUSoC pin “high”, the Transmit UTOPIA Interface Block will
proceed to read in and process only one cell of data (e.g., 52, 53, or 54 bytes, as configured via the
“Cell_Size_Sel[1:0]” option - See Section _) via the Transmit UTOPIA Data Bus.
Afterwards, the Transmit
UTOPIA Interface block will cease to process any more data from the ATM Layer Processor until the TxUSoC
pin has been pulsed “high” once again. This phenomenon is more clearly defined in “Example - 1” below.
Example -1
For example, if the user configures the Transmit UTOPIA Interface block to process 53 bytes per cell; then
following the assertion of the TxUSoC pin (which is coincident with the placement of the first byte of the cell
on the Transmit UTOPIA Data bus), the Transmit UTOPIA Interface block will read in and process 52 more
bytes of data via the Transmit UTOPIA data bus resulting in a total of 53 bytes being processed. After the
Transmit UTOPIA Interface block has read in the 53rd byte, it will no longer read in any more data from the
ATM Layer Processor, (even if the “TxUEnb*” input pin is pulled “low”) until the TxUSoC pin has been
asserted.
TxUClav/TFullB* - Tx FIFO Cell Available/TxFIFO Full*
This output signal is used to provide some data flow control between the ATM Layer processor and the
Transmit UTOPIA Interface block. Please See Section _ for more information regarding this signal.
2.2.1.2
CONFIGURATION OPTIONS WITH THE TRANSMIT UTOPIA INTERFACE BLOCK
SELECTING THE UTOPIA LEVEL
The XRT94L33 permits the user to configure the Transmit UTOPIA Interface block in either of the following
“UTOPIA Levels”.
UTOPIA Level 3
UTOPIA Level 1 or 2
The user can configure the Transmit UTOPIA Interface block within the XRT94L33 to operate in the
appropriate UTOPIA Level, by writing the appropriate value into Bit 7 (UTOPIA Level) within the “Transmit
UTOPIA Control Register”, as depicted below.
相关PDF资料 |
PDF描述 |
|---|---|
| XRT94L43IB-F | IC MAPPER SONET/SDH OC12 516BGA |
| XS1-G02B-FB144-I4 | IC MCU 32BIT 16KB OTP 144FBGA |
| XTR114U/2K5 | IC 4-20MA I-TRANSMITTER 14-SOIC |
| ZXHF5000JB24TC | IC SWITCH QUAD 2X1 24QFN |
| 3341-56 | IC PLL INTEGER-N 3GHZ 20QFN |
相关代理商/技术参数 |
参数描述 |
|---|---|
| XRT94L43 | 制造商:EXAR 制造商全称:EXAR 功能描述:SONET/SDH STS-12/STM-4 TO E3/DS3/STS-1 MAPPER/DEMAPPER |
| XRT94L43_06 | 制造商:EXAR 制造商全称:EXAR 功能描述:SONET/SDH OC-12 TO 12XDS3/E3 MAPPER |
| XRT94L43A | 制造商:EXAR 制造商全称:EXAR 功能描述:SONET/SDH OC-12 TO 12XDS3/E3 MAPPER |
| XRT94L43ES-L03 | 功能描述:界面开发工具 Eval System for XRT94L43 Series RoHS:否 制造商:Bourns 产品:Evaluation Boards 类型:RS-485 工具用于评估:ADM3485E 接口类型:RS-485 工作电源电压:3.3 V |
| XRT94L43ES-LC03 | 功能描述:时钟合成器/抖动清除器 OC12-12XDS3MAPPER SCORPION 4x T73LC03A RoHS:否 制造商:Skyworks Solutions, Inc. 输出端数量: 输出电平: 最大输出频率: 输入电平: 最大输入频率:6.1 GHz 电源电压-最大:3.3 V 电源电压-最小:2.7 V 封装 / 箱体:TSSOP-28 封装:Reel |
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