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参数资料
| 型号： | ADAU1445YSVZ-3A-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 13/92页 |
| 文件大小： | 0K |
| 描述： | IC SIGMADSP 175MHZ 100TQFP |
| 标准包装： | 1,000 |
| 系列： | SigmaDSP® |
| 类型： | 音频处理器 |
| 应用： | 车载音频 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-TQFP 裸露焊盘 |
| 供应商设备封装： | 100-TQFP-EP（14x14） |
| 包装： | 带卷 (TR) |
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ADAU1445/ADAU1446
Rev. A | Page 20 of 92
Table 7. PLL Modes
DSP Core Rate1
Input to MCLK
(XTALI Pin)
PLL2
PLL1
PLL0
PLL
Divider2
Core Clock
Multiplier
Core Clock
(fCORE)
Instructions per
Sample
Normal
64 × fS,NORMAL
0
1
56
3584 × fS,NORMAL
3584
128 × fS,NORMAL
0
1
2
56
3584 × fS,NORMAL
3584
256 × fS,NORMAL
0
1
0
4
56
3584 × fS,NORMAL
3584
384 × fS,NORMAL
0
1
6
56
3584 × fS,NORMAL
3584
512 × fS,NORMAL
1
0
8
56
3584 × fS,NORMAL
3584
Dual
32 × fS,DUAL
0
1
56
1792 × fS,DUAL
1792
64 × fS,DUAL
0
1
2
56
1792 × fS,DUAL
1792
128 × fS,DUAL
0
1
0
4
56
1792 × fS,DUAL
1792
192 × fS,DUAL
0
1
6
56
1792 × fS,DUAL
1792
256 × fS,DUAL
1
0
8
56
1792 × fS,DUAL
1792
Quad
16 × fS,QUAD
0
1
56
896 × fS,QUAD
896
32 × fS,QUAD
0
1
2
56
896 × fS,QUAD
896
64 × fS,QUAD
0
1
0
4
56
896 × fS,QUAD
896
96 × fS,QUAD
0
1
6
56
896 × fS,QUAD
896
128 × fS,QUAD
1
0
8
56
896 × fS,QUAD
896
1 If the normal DSP core rate (fS,NORMAL) is 44.1 kHz, the dual DSP core rate (fS,DUAL) is 88.2 kHz, and the quad DSP core rate (fS,QUAD) is 176.4 kHz. Likewise, if fS,NORMAL is 48 kHz,
then fS,DUAL is 96 kHz and fS,QUAD is 192 kHz.
2 The PLL divider is set by the PLLx pins.
XTALI
PLL MODE PINS
SELECT THE
PLL DIVIDER
(1, 2, 4, 6, 8)
PLL DIVIDER
CORE CLOCK
MULTIPLIER
REGISTER 0xE220
SELECTS THE
DSP CORE RATE
(NORMAL, DUAL, QUAD)
DSP
CORE
fS,NORMAL × 64, 128, 256, 384, 512
fS,DUAL × 32, 64, 128, 192, 256
fS,QUAD × 16, 32, 64, 96, 128
fS,NORMAL × 64
fS,DUAL × 32
fS,QUAD × 16
fS,NORMAL × 3584
fS,DUAL × 1792
fS,QUAD × 896
÷
×
0
76
96
-0
10
Figure 10. Master Clock Signal Flow
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PDF描述 |
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