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参数资料
| 型号： | ADAU1445YSVZ-3A-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/92页 |
| 文件大小： | 0K |
| 描述： | IC SIGMADSP 175MHZ 100TQFP |
| 标准包装： | 1,000 |
| 系列： | SigmaDSP® |
| 类型： | 音频处理器 |
| 应用： | 车载音频 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-TQFP 裸露焊盘 |
| 供应商设备封装： | 100-TQFP-EP（14x14） |
| 包装： | 带卷 (TR) |
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ADAU1445/ADAU1446
Rev. A | Page 30 of 92
Table 17. Configurations for Standard Audio Data Formats
Format
LRCLK Polarity
LRCLK Type
BCLK Polarity
MSB Position
I2S
Frame begins on
falling edge
Clock
Data changes on falling edge
Delayed from LRCLKx edge by 1 BCLK
Left-Justified
Frame begins on
rising edge
Clock
Data changes on falling edge
Aligned with LRCLKx edge
Right-Justified
Frame begins on
rising edge
Clock
Data changes on falling edge
Delayed from LRCLKx edge by 8, 12, or 16 BCLKs
TDM with Clock
Frame begins on
falling edge
Clock
Data changes on falling edge
Delayed from start of frame clock by 1 BCLK
TDM with Pulse
Frame begins on
rising edge
Pulse
Data changes on falling edge
Delayed from start of frame clock by 1 BCLK
DSP CORE
SERIAL
OUTPUT
PORTS
(×9)
SDATA_OUT0
SDATA_OUT1
SDATA_OUT2
SDATA_OUT3
SDATA_OUT4
SDATA_OUT5
SDATA_OUT6
SDATA_OUT7
SDATA_OUT8
SERIAL
INPUT
PORTS
(×9)
SDATA_IN0
SDATA_IN1
SDATA_IN2
SDATA_IN3
SDATA_IN4
SDATA_IN5
SDATA_IN6
SDATA_IN7
SDATA_IN8
DEDICATED
INPUT
CLOCK DOMAINS
(×3)
DEDICATED
OUTPUT
CLOCK DOMAINS
(×3)
ASSIGNABLE
INPUT/OUTPUT
DOMAINS
(×6)
0 TO 2
3 TO 8
B
C
LK
3
/LR
C
LK
3
BC
L
K
4/
L
R
CL
K4
B
C
LK
5
/LR
C
LK
5
BC
L
K
6/
L
R
CL
K6
B
C
LK
7
/LR
C
LK
7
BC
L
K
8/
L
R
CL
K8
9 TO 11
BCL
K9/
L
RCL
K9
BC
L
K
1
0
/L
R
C
L
K1
0
BC
L
K1
1
/L
R
C
L
K1
1
18:2
(×9)
18:2
(×9)
CLOCK PAD
MULTIPLEXERS
INPUT
CLOCK DOMAIN
SELECTOR
OUTPUT
CLOCK DOMAIN
SELECTOR
SERIAL
INPUT
MODES
SERIAL
OUTPUT
MODES
0
1
2
3
4
5
6
7
8
3
4
5
6
7
8
9
10 11
AND
FARM
4:2
2
BCL
K0/
L
RCL
K0
BCL
K1/
L
RCL
K1
BCL
K2/
L
RCL
K2
2
07
69
6-
0
30
Figure 21. Overview of Serial Data Input/Output Ports
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