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参数资料
| 型号： | ADAU1445YSVZ-3A-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 7/92页 |
| 文件大小： | 0K |
| 描述： | IC SIGMADSP 175MHZ 100TQFP |
| 标准包装： | 1,000 |
| 系列： | SigmaDSP® |
| 类型： | 音频处理器 |
| 应用： | 车载音频 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-TQFP 裸露焊盘 |
| 供应商设备封装： | 100-TQFP-EP（14x14） |
| 包装： | 带卷 (TR) |
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ADAU1445/ADAU1446
Rev. A | Page 15 of 92
THEORY OF OPERATION
SYSTEM BLOCK DIAGRAM
1.8V REGULATOR
28-/56-BIT, 172MHz
PROGRAMMABLE AUDIO
PROCESSOR CORE,
170ms DELAY MEMORY
S/PDIF
TRANSMITTER
S/PDIF
RECEIVER
UP TO 16 CHANNELS OF
ASYNCHRONOUS
SAMPLE RATE
CONVERTERS
SERIAL DATA
INPUT PORT
(×9)
SERIAL CLOCK
DOMAINS
(×12)
CLOCK
OSCILLATOR
SERIAL DATA
OUTPUT PORT
(×9)
MP
AUXILIARY
ADC
RESET
CLOCK
OUTPUT
PLL
I2C/SPI CONTROL
INTERFACE
AND SELF-BOOT
DVDD
DGND
AVDD
AGND
XTALI, XTALO
RESET
IOVDD
BIT CLOCK
(BCLK)
FRAME CLOCK
(LRCLK)
BIT CLOCK
(BCLK)
FRAME CLOCK
(LRCLK)
MP[11:4]
SPI/I2C* SELFBOOT
CLKMODE[1:0]
PVDD
PGND
SPDIFI
SPDIFO
CLKOUT
MP[3:0]/
ADC[3:0]
F
L
E
X
IBL
E
AUDI
O
RO
UT
ING
M
AT
R
IX
(I
NP
UT
S
IDE
)
+3.3V VDRIVE
3TO 9
PLL[2:0]
PLL_FILT
F
L
E
X
IBL
E
AUDI
O
RO
UT
ING
M
AT
R
IX
(O
U
T
PU
T
S
ID
E
)
2
3
4
8
5
2
9
8
6
3TO 9
07
69
6-
0
08
ADAU1445/
ADAU1446
SDATA_IN[8:0]
(24-CHANNEL
DIGITAL AUDIO
INPUT)
SDATA_OUT[8:0]
(24-CHANNEL
DIGITAL AUDIO
OUTPUT)
*SPI/I2C = THE ADDR0, CLATCH, SCL/CCLK, SDA/COUT, AND ADDR1/CDATA PINS.
THERE ARE 12 BIT CLOCKS (BCLK[11:0]) AND 12 FRAME CLOCKS (LRCLK[11:0]) IN TOTAL. OF THE 12 CLOCKS,
SIX ARE ASSIGNABLE, THREE MUST BE OUTPUTS, AND THREE MUST BE INPUTS.
Figure 8. System Block Diagram
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PDF描述 |
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