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参数资料
| 型号： | ADZS-BF561-EZLITE |
| 厂商： | Analog Devices Inc |
| 文件页数： | 17/64页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL ADSP-BF561 |
| 产品培训模块： | Interfacing AV Converters to Blackfin Processors Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 特色产品： | Blackfin? BF50x Series Processors |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | DSP |
| 适用于相关产品： | ADSP-BF561 |
| 所含物品： | 评估板、软件和说明文档 |
| 配用： | ADZS-USBLAN-EZEXT-ND - BOARD DAUGHTER EXTENDED USB-LAN ADZS-BFFPGA-EZEXT-ND - BOARD EVAL FPGA BLACKFIN EXTENDR ADZS-BF-EZEXT-1-ND - BOARD DAUGHTER ADSP-BF533/561KIT |
| 相关产品： | ADSP-BF561SKBCZ-6V-ND - IC DSP 32BIT 600MHZ 256CSPBGA ADSP-BF561SKBCZ-5V-ND - IC DSP 32BIT 500MHZ 256CSPBGA ADSP-BF561SKBCZ-5A-ND - IC DSP CTLR 32BIT BKFN 256CSPBGA ADSP-BF561SKBCZ-6A-ND - IC DSP CTRLR 32B 600MHZ 256CPBGA ADSP-BF561SBBCZ-5A-ND - IC DSP CTRLR 32B 500MHZ 256CPBGA ADSP-BF561SBBZ500-ND - IC PROCESSOR 500MHZ 297-PBGA ADSP-BF561SBBZ600-ND - IC DSP 32BIT 600MHZ 297-BGA ADSP-BF561SKBZ600-ND - IC DSP 32BIT 600MHZ 297PBGA ADSP-BF561SKBZ500-ND - IC DSP 32BIT 500MHZ 297PBGA ADSP-BF561SKB600-ND - IC DSP CTRLR 32BIT 600MHZ 297BGA 更多... |
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ADSP-BF561
PIN DESCRIPTIONS
ADSP-BF561 pin definitions are listed in Table 8 . In order to
maintain maximum function and reduce package size and pin
count, some pins have multiple functions. In cases where pin
function is reconfigurable, the default state is shown in plain
text, while alternate functionality is shown in italics.
All pins are three-stated during and immediately after reset,
all driven high, with the exception of CLKOUT, which toggles at
the system clock rate. However if BR is active, the memory pins
are also three-stated.
All I/O pins have their input buffers disabled, with the exception
of the pins that need pull-ups or pull-downs if unused, as noted
except the external memory interface, asynchronous memory
control, and synchronous memory control pins. These pins are
Table 8. Pin Descriptions
Driver
Pin Name
EBIU
Type Function
Type 1
ADDR25–2
DATA31–0
ABE3–0/SDQM3–0
BR
BG
BGH
O
I/O
O
I
O
O
Address Bus for Async/Sync Access
Data Bus for Async/Sync Access
Byte Enables/Data Masks for Async/Sync Access
Bus Request (This pin should be pulled HIGH if not used.)
Bus Grant
Bus Grant Hang
A
A
A
A
A
EBIU (ASYNC)
AMS3–0
ARDY
AOE
AWE
ARE
O
I
O
O
O
Bank Select
Hardware Ready Control (This pin should be pulled HIGH if not used.)
Output Enable
Write Enable
Read Enable
A
A
A
A
EBIU (SDRAM)
SRAS
SCAS
SWE
SCKE
SCLK0/CLKOUT
SCLK1
SA10
SMS3–0
O
O
O
O
O
O
O
O
Row Address Strobe
Column Address Strobe
Write Enable
Clock Enable
Clock Output Pin 0
Clock Output Pin 1
SDRAM A10 Pin
Bank Select
Rev. E |
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September 2009
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