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参数资料
| 型号： | ADZS-BF561-EZLITE |
| 厂商： | Analog Devices Inc |
| 文件页数： | 19/64页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL ADSP-BF561 |
| 产品培训模块： | Interfacing AV Converters to Blackfin Processors Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 特色产品： | Blackfin? BF50x Series Processors |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | DSP |
| 适用于相关产品： | ADSP-BF561 |
| 所含物品： | 评估板、软件和说明文档 |
| 配用： | ADZS-USBLAN-EZEXT-ND - BOARD DAUGHTER EXTENDED USB-LAN ADZS-BFFPGA-EZEXT-ND - BOARD EVAL FPGA BLACKFIN EXTENDR ADZS-BF-EZEXT-1-ND - BOARD DAUGHTER ADSP-BF533/561KIT |
| 相关产品： | ADSP-BF561SKBCZ-6V-ND - IC DSP 32BIT 600MHZ 256CSPBGA ADSP-BF561SKBCZ-5V-ND - IC DSP 32BIT 500MHZ 256CSPBGA ADSP-BF561SKBCZ-5A-ND - IC DSP CTLR 32BIT BKFN 256CSPBGA ADSP-BF561SKBCZ-6A-ND - IC DSP CTRLR 32B 600MHZ 256CPBGA ADSP-BF561SBBCZ-5A-ND - IC DSP CTRLR 32B 500MHZ 256CPBGA ADSP-BF561SBBZ500-ND - IC PROCESSOR 500MHZ 297-PBGA ADSP-BF561SBBZ600-ND - IC DSP 32BIT 600MHZ 297-BGA ADSP-BF561SKBZ600-ND - IC DSP 32BIT 600MHZ 297PBGA ADSP-BF561SKBZ500-ND - IC DSP 32BIT 500MHZ 297PBGA ADSP-BF561SKB600-ND - IC DSP CTRLR 32BIT 600MHZ 297BGA 更多... |
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ADSP-BF561
Table 8. Pin Descriptions (Continued)
Driver
Pin Name
SPORT1
Type Function
Type 1
RSCLK1 /PF30
RFS1 /PF24
DR1PRI
DR1SEC /PF25
TSCLK1 /PF31
TFS1 /PF21
DT1PRI /PF2 3
DT1SEC /PF22
I/O
I/O
I
I/O
I/O
I/O
I/O
I/O
Sport1 Receive Serial Clock /Programmable Flag
Sport1 Receive Frame Sync /Programmable Flag
Sport1 Receive Data Primary
Sport1 Receive Data Secondary /Programmable Flag
Sport1 Transmit Serial Clock /Programmable Flag
Sport1 Transmit Frame Sync /Programmable Flag
Sport1 Transmit Data Primary /Programmable Flag
Sport1 Transmit Data Secondary /Programmable Flag
D
C
C
D
C
C
C
SPI
MOSI
MISO
I/O
I/O
Master Out Slave In
Master In Slave Out (This pin should be pulled HIGH through a 4.7 k Ω resistor if booting via the SPI
C
C
port.)
SCK
I/O
SPI Clock
D
UART
RX /PF27
TX /PF26
I/O
I/O
UART Receive /Programmable Flag
UART Transmit /Programmable Flag
C
C
JTAG
EMU
TCK
TDO
TDI
TMS
TRST
O
I
O
I
I
I
Emulation Output
JTAG Clock
JTAG Serial Data Out
JTAG Serial Data In
JTAG Mode Select
JTAG Reset (This pin should be pulled LOW if JTAG is not used.)
C
C
Clock
CLKIN
XTAL
Mode Controls
RESET
NMI0
NMI1
BMODE1–0
I
O
I
I
I
I
Clock/Crystal Input (This pin needs to be at a level or clocking.)
Crystal Connection
Reset (This pin is always active during core power-on.)
Nonmaskable Interrupt Core A (This pin should be pulled LOW when not used.)
Nonmaskable Interrupt Core B (This pin should be pulled LOW when not used.)
Boot Mode Strap (These pins must be pulled to the state required for the desired boot mode.)
SLEEP
BYPASS
O
I
Sleep
PLL BYPASS Control (Pull-up or pull-down Required.)
C
Voltage Regulator
V ROUT 1–0
Supplies
V DDEXT
V DDINT
GND
No Connection
O
P
P
G
NC
External FET Drive
Power Supply
Power Supply
Power Supply Return
NC
1
Rev. E |
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September 2009
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