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参数资料
型号： ADZS-BF561-EZLITE
厂商： Analog Devices Inc
文件页数： 27/64页
文件大小： 0K
描述： BOARD EVAL ADSP-BF561
产品培训模块： Interfacing AV Converters to Blackfin Processors
Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色产品： Blackfin? BF50x Series Processors
标准包装： 1
系列： Blackfin®
类型： DSP
适用于相关产品： ADSP-BF561
所含物品： 评估板、软件和说明文档
配用： ADZS-USBLAN-EZEXT-ND - BOARD DAUGHTER EXTENDED USB-LAN
ADZS-BFFPGA-EZEXT-ND - BOARD EVAL FPGA BLACKFIN EXTENDR
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更多...
ADSP-BF561 
External Port Bus Request and Grant Cycle Timing
Table 21 and Figure 13 describe external port bus request and
bus grant operations.
Table 21. External Port Bus Request and Grant Cycle Timing
Parameter 1, 2
Min
Max
Unit
Timing Requirements
t BS
t BH
BR Asserted to CLKOUT High Setup
CLKOUT High to BR Deasserted Hold Time
4.6
0.0
ns
ns
Switching Characteristics
t SD
t SE
t DBG
t EBG
t DBH
t EBH
CLKOUT Low to AMSx, Address and ARE/AWE Disable
CLKOUT Low to AMSx, Address and ARE/AWE Enable
CLKOUT High to BG Asserted Setup
CLKOUT High to BG Deasserted Hold Time
CLKOUT High to BGH Asserted Setup
CLKOUT High to BGH Deasserted Hold Time
4.5
4.5
3.6
3.6
3.6
3.6
ns
ns
ns
ns
ns
ns
1
2
These are preliminary timing parameters that are based on worst-case operating conditions.
The pad loads for these timing parameters are 20 pF.
CLKOUT
BR
t BS
t BH
AMSx
ADDR19-1
ABE1-0
AWE
ARE
BG
BGH
t SD
t SD
t SD
t DBG
t DBH
Figure 13. External Port Bus Request and Grant Cycle Timing
t EBG
t EBH
t SE
t SE
t SE
Rev. E |
Page 27 of 64 |
September 2009
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