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参数资料
| 型号： | ADZS-BF561-EZLITE |
| 厂商： | Analog Devices Inc |
| 文件页数： | 23/64页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL ADSP-BF561 |
| 产品培训模块： | Interfacing AV Converters to Blackfin Processors Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 特色产品： | Blackfin? BF50x Series Processors |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | DSP |
| 适用于相关产品： | ADSP-BF561 |
| 所含物品： | 评估板、软件和说明文档 |
| 配用： | ADZS-USBLAN-EZEXT-ND - BOARD DAUGHTER EXTENDED USB-LAN ADZS-BFFPGA-EZEXT-ND - BOARD EVAL FPGA BLACKFIN EXTENDR ADZS-BF-EZEXT-1-ND - BOARD DAUGHTER ADSP-BF533/561KIT |
| 相关产品： | ADSP-BF561SKBCZ-6V-ND - IC DSP 32BIT 600MHZ 256CSPBGA ADSP-BF561SKBCZ-5V-ND - IC DSP 32BIT 500MHZ 256CSPBGA ADSP-BF561SKBCZ-5A-ND - IC DSP CTLR 32BIT BKFN 256CSPBGA ADSP-BF561SKBCZ-6A-ND - IC DSP CTRLR 32B 600MHZ 256CPBGA ADSP-BF561SBBCZ-5A-ND - IC DSP CTRLR 32B 500MHZ 256CPBGA ADSP-BF561SBBZ500-ND - IC PROCESSOR 500MHZ 297-PBGA ADSP-BF561SBBZ600-ND - IC DSP 32BIT 600MHZ 297-BGA ADSP-BF561SKBZ600-ND - IC DSP 32BIT 600MHZ 297PBGA ADSP-BF561SKBZ500-ND - IC DSP 32BIT 500MHZ 297PBGA ADSP-BF561SKB600-ND - IC DSP CTRLR 32BIT 600MHZ 297BGA 更多... |
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ADSP-BF561
TIMING SPECIFICATIONS
Clock and Reset Timing
CLKIN and clock multipliers must not result in core/system
clocks exceeding the maximum limits allowed for the processor,
including system clock restrictions related to supply voltage.
Table 16. Clock and Normal Reset Timing
Parameter
Min
Max
Unit
Timing Requirement s
t CKIN
t CKINL
t CKINH
t WRST
CLKIN (to PLL) Period 1, 2, 3
CLKIN Low Pulse
CLKIN High Pulse
RESET Asserted Pulse Width Low 4
25.0
10.0
10.0
11 × t CKIN
100.0
ns
ns
ns
ns
1
2
3
4
If DF bit in PLL_CTL register is set t CLKIN is divided by two before going to PLL, then the t CLKIN maximum period is 50 ns and the t CLKIN minimum period is 12.5 ns.
Applies to PLL bypass mode and PLL nonbypass mode.
Combinations of the CLKIN frequency and the PLL clock multiplier must not exceed the allowed f VCO , f CCLK , and f SCLK settings discussed in Table 9 on Page 20 through Table 12
Applies after power-up sequence is complete. See Table 17 and Figure 9 for power-up reset timing.
t CKIN
CLKIN
t CKINL
t CKINH
t WRST
RESET
Figure 8. Clock and Normal Reset Timing
Table 17. Power-Up Reset Timing
Parameter
Min
Max
Unit
Timing Requirement s
t RST _ IN _ PWR
RESET Deasserted after the V DDINT , V DDEXT , and CLKIN Pins are Stable and Within
3500 × t CKIN
μ s
Specification
t RST_IN_PWR
RESET
CLKIN,
V DDINT, V DDEXT
Figure 9. Power-Up Reset Timing
Rev. E |
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September 2009
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