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参数资料
| 型号： | ADZS-BF561-EZLITE |
| 厂商： | Analog Devices Inc |
| 文件页数： | 28/64页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL ADSP-BF561 |
| 产品培训模块： | Interfacing AV Converters to Blackfin Processors Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 特色产品： | Blackfin? BF50x Series Processors |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | DSP |
| 适用于相关产品： | ADSP-BF561 |
| 所含物品： | 评估板、软件和说明文档 |
| 配用： | ADZS-USBLAN-EZEXT-ND - BOARD DAUGHTER EXTENDED USB-LAN ADZS-BFFPGA-EZEXT-ND - BOARD EVAL FPGA BLACKFIN EXTENDR ADZS-BF-EZEXT-1-ND - BOARD DAUGHTER ADSP-BF533/561KIT |
| 相关产品： | ADSP-BF561SKBCZ-6V-ND - IC DSP 32BIT 600MHZ 256CSPBGA ADSP-BF561SKBCZ-5V-ND - IC DSP 32BIT 500MHZ 256CSPBGA ADSP-BF561SKBCZ-5A-ND - IC DSP CTLR 32BIT BKFN 256CSPBGA ADSP-BF561SKBCZ-6A-ND - IC DSP CTRLR 32B 600MHZ 256CPBGA ADSP-BF561SBBCZ-5A-ND - IC DSP CTRLR 32B 500MHZ 256CPBGA ADSP-BF561SBBZ500-ND - IC PROCESSOR 500MHZ 297-PBGA ADSP-BF561SBBZ600-ND - IC DSP 32BIT 600MHZ 297-BGA ADSP-BF561SKBZ600-ND - IC DSP 32BIT 600MHZ 297PBGA ADSP-BF561SKBZ500-ND - IC DSP 32BIT 500MHZ 297PBGA ADSP-BF561SKB600-ND - IC DSP CTRLR 32BIT 600MHZ 297BGA 更多... |
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ADSP-BF561
Parallel Peripheral Interface Timing
default Parallel Peripheral Interface operations.
Table 22. Parallel Peripheral Interface Timing
and Figure 19 on Page 31 apply.
Parameter
Min
Max
Unit
Timing Requirements
t PCLKW
t PCLK
t SFSPE
t HFSPE
t SDRPE
t HDRPE
PPIxCLK Width 1
PPIxCLK Period 1
External Frame Sync Setup Before PPIxCLK
External Frame Sync Hold After PPIxCLK
Receive Data Setup Before PPIxCLK
Receive Data Hold After PPIxCLK
5.0
13.3
4.0
1.0
3.5
2.0
ns
ns
ns
ns
ns
ns
Switching Characteristics
t DFSPE
t HOFSPE
t DDTPE
t HDTPE
Internal Frame Sync Delay After PPIxCLK
Internal Frame Sync Hold After PPIxCLK
Transmit Data Delay After PPIxCLK
Transmit Data Hold After PPIxCLK
1.7
2.0
8.0
8.0
ns
ns
ns
ns
1
For PPI modes that use an internally generated frame sync, the PPIxCLK frequency cannot exceed f SCLK /2. For modes with no frame syncs or external frame syncs, PPIxCLK
cannot exceed 75 MHz and f SCLK should be equal to or greater than PPIxCLK.
FRAME
POLC = 0
PPIxCLK
PPIxCLK
POLC = 1
POLS = 1
PPIxSYNC1
POLS = 0
POLS = 1
PPIxSYNC2
POLS = 0
SYNC IS
DRIVEN
OUT
t DFSPE
t HOFSPE
t SDRPE
DATA0
IS
SAMPLED
t HDRPE
PPIx_DATA
Figure 14. PPI GP Rx Mode with Internal Frame Sync Timing (Default)
Rev. E |
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September 2009
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