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参数资料
| 型号： | CLRC63201T |
| 厂商： | NXP Semiconductors N.V. |
| 元件分类： | 通信及网络 |
| 英文描述： | Multiple protocol contactless reader IC (MIFARE-I-CODE1) |
| 封装： | CLRC63201T/0FE<SOT287-1 (SO32)|<<http://www.nxp.com/packages/SOT287-1.html<1<week 5, 2005,; |
| 文件页数： | 40/126页 |
| 文件大小： | 719K |
| 代理商： | CLRC63201T |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页当前第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页
CLRC632_35
NXP B.V. 2009. All rights reserved.
Product data sheet
PUBLIC
Rev. 3.5 — 10 November 2009
073935
20 of 126
NXP Semiconductors
CLRC632
Multiple protocol contactless reader IC (MIFARE/I-CODE1)
9.3.3 FIFO buffer status information
The microprocessor can get the following FIFO buffer status data:
the number of bytes stored in the FIFO buffer: bits FIFOLength[6:0]
the FIFO buffer full warning: bit HiAlert
the FIFO buffer empty warning: bit LoAlert
the FIFO buffer overow warning: bit FIFOOv.
Remark: Setting the FlushFIFO bit clears the FIFOOv bit.
The CLRC632 can generate an interrupt signal when:
bit LoAlertIRq is set to logic 1 and bit LoAlert = logic 1, pin IRQ is activated.
bit HiAlertIRq is set to logic 1 and bit HiAlert = logic 1, pin IRQ activated.
The HiAlert ag bit is set to logic 1 only when the WaterLevel[5:0] bits or less can be
stored in the FIFO buffer. The trigger is generated by Equation 1:
(1)
The LoAlert ag bit is set to logic 1 when the FIFOLevel register’s WaterLevel[5:0] bits or
less are stored in the FIFO buffer. The trigger is generated by Equation 2:
(2)
9.3.4 FIFO buffer registers and ags
Table 18 shows the related FIFO buffer ags in alphabetic order.
9.4 Interrupt request system
The CLRC632 indicates interrupt events by setting the PrimaryStatus register bit IRq (see
Section 10.5.1.4 “PrimaryStatus register” on page 51) and activating pin IRQ. The signal
on pin IRQ can be used to interrupt the microprocessor using its interrupt handling
capabilities ensuring efcient microprocessor software.
HiAlert
64
FIFOLength
–
() WaterLevel
≤
=
LoAlert
FIFOLength
WaterLevel
≤
=
Table 19.
Associated FIFO buffer registers and ags
Flags
Register name
Bit
Register address
FIFOLength[6:0]
FIFOLength
6 to 0
04h
FIFOOv
ErrorFlag
4
0Ah
FlushFIFO
Control
0
09h
HiAlert
PrimaryStatus
1
03h
HiAlertIEn
InterruptEn
1
06h
HiAlertIRq
InterruptRq
1
07h
LoAlert
PrimaryStatus
0
03h
LoAlertIEn
InterruptEn
0
06h
LoAlertIRq
InterruptRq
0
07h
WaterLevel[5:0]
FIFOLevel
5 to 0
29h
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