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参数资料
| 型号： | CLRC63201T |
| 厂商： | NXP Semiconductors N.V. |
| 元件分类： | 通信及网络 |
| 英文描述： | Multiple protocol contactless reader IC (MIFARE-I-CODE1) |
| 封装： | CLRC63201T/0FE<SOT287-1 (SO32)|<<http://www.nxp.com/packages/SOT287-1.html<1<week 5, 2005,; |
| 文件页数： | 9/126页 |
| 文件大小： | 719K |
| 代理商： | CLRC63201T |
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CLRC632_35
NXP B.V. 2009. All rights reserved.
Product data sheet
PUBLIC
Rev. 3.5 — 10 November 2009
073935
106 of 126
NXP Semiconductors
CLRC632
Multiple protocol contactless reader IC (MIFARE/I-CODE1)
13.4.4 SPI timing
Remark: To send more bytes in one data stream the NSS signal must be LOW during the
send process. To send more than one data stream the NSS signal must be HIGH between
each data stream.
13.4.5 Clock frequency
The clock input is pin OSCIN.
The clock applied to the CLRC632 acts as a time constant for the synchronous system’s
encoder and decoder. The stability of the clock frequency is an important factor for
ensuring proper performance. To obtain highest performance, clock jitter must be as small
as possible. This is best achieved using the internal oscillator buffer and the
recommended circuitry; see Section 9.8 on page 30.
Table 171. SPI timing specication
Symbol
Parameter
Conditions
Min
Typ
Max Unit
tSCKL
SCK LOW time
100
-
ns
tSCKH
SCK HIGH time
100
-
ns
tDSHQX
data output hold after data strobe
HIGH time
20
--ns
tDQXCH
data input/output changing to
clock HIGH time
20
--ns
th(SCKL-Q)
SCK LOW to data output hold time
-
15
ns
t(SCKL-NSSH) SCK LOW to NSS HIGH time
20
-
ns
Fig 26. Timing diagram for SPI
001aaj641
tSCKL
tSCKH
tSCKL
tDQXCH
tDSHQX
tDQXCH
th(SCKL-Q)
tCLSH
SCK
MOSI
MISO
MSB
LSB
NSS
Table 172. Clock frequency
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
fclk
clock frequency
checked by the clock
lter
-
13.56
-
MHz
δclk
clock duty cycle
40
50
60
%
tjit
jitter time
of clock edges
-
10
ps
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