参数资料
| 型号： | DS3106LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 48/92页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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DS3106
52
Register Name:
MCR8
Register Description:
Master Configuration Register 8
Register Address:
3Ah
Bit #
7
6
5
4
3
2
1
0
Name
—
OC6SF[1:0]
Default
0
1
0
For Rev A2 devices, in LVPECL mode the differential output voltage will be higher than the MAX VODPECL spec in
Table 10-5 unless an adjustment register is written with the proper value. If differential voltages larger than
VODPECL,MAX are unacceptable, the following procedures must be followed when writing the OC6SF fields in this
register. If differential voltages larger than VODPECL,MAX are acceptable, only the OC6SF field must be written.
Procedure to configure OC6 for LVPECL mode:
1) Set the OC6SF[1:0] field to 01b.
2) Write 01h to address 01FFh.
3) Write 55h to the adjustment register at address 01D8h.
4) Write 00h to address 01FFh.
Procedure to configure OC6 for LVDS mode:
1) Set the OC6SF[1:0] field to 10b.
2) Write 01h to address 01FFh.
3) Write 00h to the adjustment register at address 01D8h.
4) Write 00h to address 01FFh.
Bits 1 and 0: Output Clock 6 Signal Format (OC6SF[1:0]). See Section 7.8.1.
00 = Output disabled (powered down)
01 = 3V LVPECL level compatible
10 = 3V LVDS compatible (default)
11 = 3V LVDS compatible
Register Name:
MCR9
Register Description:
Master Configuration Register 9
Register Address:
3Bh
Bit #
7
6
5
4
3
2
1
0
Name
AUTOBW
—
LIMINT
—
Default
1
0
1
Bit 7: Automatic Bandwidth Selection (AUTOBW). See Section 7.7.2.
0 = Always selects locked bandwidth from the T0LBW register.
register) as appropriate.
Bit 3: Limit Integral Path (LIMINT). When this bit is set to 1, the T0 DPLL’s integral path is limited (i.e., frozen)
when the DPLL reaches minimum or maximum frequency, as set by the HARDLIM field in DLIMIT1 and DLIMIT2.
When the integral path is frozen, the current DPLL frequency in registers FREQ1, FREQ2, and FREQ3 is also
frozen. Setting LIMINT = 1 minimizes overshoot when the DPLL is pulling in. See Section 7.7.2.
0 = Do not freeze integral path at min/max frequency.
1 = Freeze integral path at min/max frequency.
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PDF描述 |
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参数描述 |
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