参数资料
| 型号： | DS3106LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 68/92页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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DS3106
70
Register Name:
PHLIM2
Register Description:
Phase Limit Register 2
Register Address:
74h
Bit #
7
6
5
4
3
2
1
0
Name
CLEN
MCPDEN
USEMCPD
—
COARSELIM[3:0]
Default
1
0
1
0
1
Bit 7: Coarse Phase Limit Enable (CLEN). This configuration bit enables the coarse phase limit specified in the
COARSELIM[3:0] field. See Section 7.7.5.
0 = Disabled
1 = Enabled
Bit 6: Multicycle Phase Detector Enable (MCPDEN). This configuration bit enables the multicycle phase detector
and allows the DPLL to tolerate large-amplitude jitter and wander. The range of this phase detector is the same as
the coarse phase limit specified in the COARSELIM[3:0] field. See Section 7.7.4.
0 = Disabled
1 = Enabled
Bit 5: Use Multicycle Phase Detector in the DPLL Algorithm (USEMCPD). This configuration bit enables the
DPLL algorithm to use the multicycle phase detector so that a large phase measurement drives faster DPLL pull-in.
When USEMCPD = 0, phase measurement is limited to
±360°, giving slower pull-in at higher frequencies but with
less overshoot. When USEMCPD = 1, phase measurement is set as specified in the COARSELIM[3:0] field, giving
faster pull-in. MCPDEN should be set to 1 when USEMCPD = 1. See Section 7.7.4.
0 = Disabled
1 = Enabled
Bits 3 to 0: Coarse Phase Limit (COARSELIM[3:0]). This field specifies the coarse phase limit and the tracking
range of the multicycle phase detector. The CLEN bit enables this feature. If jitter tolerance greater than 0.5UI is
required and the input clock is a high-frequency signal, the DPLL can be configured to track phase errors over
0000 =
±1UI
0001 =
±3UI
0010 =
±7UI
0011 =
±15UI
0100 =
±31UI
0101 =
±63UI
0110 =
±127UI
0111 =
±255UI
1000 =
±511UI
1001 =
±1023UI
1010 =
±2047UI
1011 =
±4095UI
1100–1111 =
±8191UI
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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