参数资料
| 型号： | DS3106LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 67/92页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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DS3106
7
2. Application Example
Figure 2-1. Typical Application Example
To SONET/SDH framers,
Clock Multiplying APLLs, etc.
on the Line Card
T0 DPLL
Input Clock
Selector,
Divider,
Monitor
From Master Timing Card
IC3
IC4
OC3
19.44 MHz
OC6
prog. bandwidth,
manual reference switching,
holdover, etc.
DS3106
Output
Clock
Synthesizer
and Selector
19.44 MHz
155.52MHz differential
19.44 MHz
XO or
TCXO
From Slave Timing Card
3. Block Diagram
Figure 3-1. Block Diagram
T0 DPLL
(Filtering, Holdover,
Frequency Conversion)
Master Clock
Generator
OC6 POS/NEG
FSYNC
MFSYNC
IC3
IC4
Microprocessor Port
(SPI Serial)
and HW Control and Status Pins
Local
Oscillator
RS
T*
CS
CP
HA
SC
L
K
SD
I
SD
O
IN
T
R
E
Q
/
S
R
F
A
IL
S
ON
S
D
H
/
GP
IO4
SR
C
SW
REFCLK
JTAG
Input
Clock
Selector,
Divider
and
Monitor
Output
Clock
Synthesizer
and
Selector
(Muxes,
7 DFS Blocks,
3 APLLs,
Output Dividers)
T
EST
O3
F
[1
]/
S
R
F
A
IL
O3
F
[2
]/
L
OC
K
OC3
JTRST*
JTMS
JTCLK
JTDI
JTDO
O6
F
[2
:0
]/
GP
IO[3
:1
]
O3
F
[0
]
IP
F
[2
:0
]
DS3106
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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