参数资料
| 型号： | DS32512N# |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 88/130页 |
| 文件大小： | 0K |
| 描述： | IC LIU DS3/E3/STS-1 484-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 60 |
| 类型： | 线路接口装置（LIU） |
| 规程： | DS3 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 484-BGA |
| 供应商设备封装： | 484-BGA（23x23） |
| 包装： | 管件 |
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DS32506/DS32508/DS32512
60 of 130
Register Name:
GLOBAL.SR
Register Description:
Global Status Register
Register Address:
028h
Bit #
15
14
13
12
11
10
9
8
Name
—
Default
—
Bit #
7
6
5
4
3
2
1
0
Name
—
CLOL
—
GPMS
Default
—
0
—
0
Bit 2: CLAD Loss of Lock (CLOL).
This bit is set when the CLAD is not locked to the reference frequency.
Bit 0: Global Performance Monitoring Update Status (GPMS).
This bit is set when the PORT.SR:PMS status
bits are set in all of the ports that are enabled for global update control (i.e., all ports that have PORT.CR1:PMUM =
1). Ports that have PORT.CR1:PMUM = 0 have no effect on this bit. In global software update mode, the global
update request bit (GLOBAL.CR1:GPMU) should be held high until this status bit goes high. See Section 8.7.4.
0 = The associated update request signal is low or not all register updates are completed.
1 = The requested performance register updates are all completed.
Register Name:
GLOBAL.SRL
Register Description:
Global Status Register Latched
Register Address:
02Ah
Bit #
15
14
13
12
11
10
9
8
Name
—
Bit #
7
6
5
4
3
2
1
0
Name
—
CLKCL
CLKBL
CLKAL
CLADL
CLOLL
G1SREFL
GPMSL
Bit 6: CLAD C Clock Activity Latched (CLKCL).
This bit is set when the signal on the CLKC pin is active. Note:
This bit should always be low when GLOBAL.CR2:CLAD[6:4]
≠ 000. See Section 8.7.1.
Bit 5: CLAD B Clock Activity Latched (CLKBL).
This bit is set when the signal on the CLKB pin is active. Note:
This bit should always be low when GLOBAL.CR2:CLAD[6:4]
≠ 000. See Section 8.7.1.
Bit 4: CLAD A Clock Activity Latched (CLKAL).
This bit is set when the signal on the CLKA pin is active. Note:
This bit should always be low when GLOBAL.CR2:CLAD[6:4]
≠ 000. See Section 8.7.1.
Bit 3: CLAD Reference Clock Activity Status Latched (CLADL).
This bit is set when the CLAD PLL reference
clock signal on the REFCLK pin is active. Note: When GLOBAL.CR2:CLAD[6:4] = 000, the REFCLK pin is unused.
See Section 8.7.1.
Bit 2: CLAD Loss of Lock Latched (CLOLL).
This bit is set when the GLOBAL.SR:CLOL status bit transitions
from low to high.
Bit 1: Global One-Second Status Latched (G1SREFL).
This bit is set once each second when the internal global
one-second timer signal transitions low to high. When set, this bit causes an interrupt if interrupt enables
Bit 0: Global Performance Monitoring Update Status Latched (GPMSL).
This bit is set when the
GLOBAL.SR:GPMS status bit changes from low to high. When set, this bit causes an interrupt if interrupt enables
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