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参数资料
| 型号： | DSPB56364AF100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 2/148页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 100MHZ 100-LQFP |
| 标准包装： | 90 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 100MHz |
| 非易失内存： | ROM（24 kB） |
| 芯片上RAM： | 11.25kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
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Interrupt and Mode Control
DSP56364 Technical Data, Rev. 4.1
2-6
Freescale Semiconductor
2.6
Interrupt and Mode Control
The interrupt and mode control signals select the chip’s operating mode as it comes out of hardware reset.
After RESET is deasserted, these inputs are hardware interrupt request lines.
Table 2-8 Interrupt and Mode Control
Signal Name
Type
State During
Reset
Signal Description
MODA/
IRQA
Input
Mode Select A/External Interrupt Request A—MODA/
IRQA is an active-low
Schmitt-trigger input, internally synchronized to the internal system clock.
MODA/
IRQA selects the initial chip operating mode during hardware reset and
becomes a level-sensitive or negative-edge-triggered, maskable interrupt request
input during normal instruction processing. MODA, MODB, and MODD select one
of 8 initial chip operating modes, latched into the OMR when the
RESET signal
is deasserted. If
IRQA is asserted synchronous to the internal system clock,
multiple processors can be re synchronized using the WAIT instruction and
asserting
IRQA to exit the wait state. If the processor is in the stop standby state
and
IRQA is asserted, the processor will exit the stop state.
This input is 5 V tolerant.
MODB/
IRQB
Input
Mode Select B/External Interrupt Request B—MODB/
IRQB is an active-low
Schmitt-trigger input, internally synchronized to the internal system clock.
MODB/
IRQB selects the initial chip operating mode during hardware reset and
becomes a level-sensitive or negative-edge-triggered, maskable interrupt request
input during normal instruction processing. MODA, MODB, and MODD select one
of 8 initial chip operating modes, latched into OMR when the
RESET signal is
deasserted. If
IRQB is asserted synchronous to the internal system clock,
multiple processors can be re-synchronized using the WAIT instruction and
asserting
IRQB to exit the wait state.
This input is 5 V tolerant.
MODD/
IRQD
Input
Mode Select D/External Interrupt Request D—MODD/
IRQD is an active-low
Schmitt-trigger input, internally synchronized to the internal system clock.
MODD/
IRQD selects the initial chip operating mode during hardware reset and
becomes a level-sensitive or negative-edge-triggered, maskable interrupt request
input during normal instruction processing. MODA, MODB, and MODD select one
of 8 initial chip operating modes, latched into OMR when the
RESET signal is
deasserted. If
IRQD is asserted synchronous to the internal system clock,
multiple processors can be re synchronized using the WAIT instruction and
asserting
IRQD to exit the wait state.
This input is 5 V tolerant.
RESET
Input
Reset—
RESET is an active-low, Schmitt-trigger input. When asserted, the chip
is placed in the reset state and the internal phase generator is reset. The
Schmitt-trigger input allows a slowly rising input (such as a capacitor charging) to
reset the chip reliably. When the
RESET signal is deasserted, the initial chip
operating mode is latched from the MODA, MODB, and MODD inputs. The
RESET signal must be asserted during power up. A stable EXTAL signal must
be supplied before deassertion of
RESET.
This input is 5 V tolerant.
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