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参数资料
| 型号： | DSPB56364AF100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 65/148页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 100MHZ 100-LQFP |
| 标准包装： | 90 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 100MHz |
| 非易失内存： | ROM（24 kB） |
| 芯片上RAM： | 11.25kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页当前第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页
Reset, Stop, Mode Select, and Interrupt Timing
DSP56364 Technical Data, Rev. 4.1
Freescale Semiconductor
3-7
3.9
Reset, Stop, Mode Select, and Interrupt Timing
Table 3-7 Reset, Stop, Mode Select, and Interrupt Timing1
No.
Characteristics
Expression2
Min
Max
Unit
8Delay from
RESET assertion to all pins at reset value3
——
26.0
ns
9
Required
RESET duration4
Power on, external clock generator, PLL disabled
50
× ET
C
500.0
—
ns
Power on, external clock generator, PLL enabled
1000
× ET
C
10.0
—
ns
Power on, internal oscillator
75000
× ET
C
0.75
—
μs
During STOP, XTAL disabled (PCTL Bit 16 = 0)
75000
× ET
C
0.75
—
ms
During STOP, XTAL enabled (PCTL Bit 16 = 1)
2.5
× T
C
25.0
—
ms
During normal operation
2.5
× T
C
25.0
—
ns
10
Delay from asynchronous
RESET deassertion to first
external address output (internal reset deassertion)5
Minimum
3.25
× T
C + 2.0
34.5
—
ns
Maximum
20.25 TC + 7.50
—
211.5
ns
13
Mode select setup time
30.0
—
ns
14
Mode select hold time
0.0
—
ns
15
Minimum edge-triggered interrupt request assertion width
6.6
—
ns
16
Minimum edge-triggered interrupt request deassertion width
6.6
—
ns
17
Delay from
IRQA, IRQB, IRQD, NMI assertion to external
memory access address out valid
Caused by first interrupt instruction fetch
4.25
× T
C + 2.0
44.5
—
ns
Caused by first interrupt instruction execution
7.25
× T
C + 2.0
74.5
—
ns
18
Delay from
IRQA, IRQB, IRQD, NMI assertion to
general-purpose transfer output valid caused by first
interrupt instruction execution
10
× T
C + 5.0
105.0
—
ns
19
Delay from address output valid caused by first interrupt
instruction execute to interrupt request deassertion for level
sensitive fast interrupts 6, 7
3.75
× T
C + WS × TC – 10.94
—
ns
20
Delay from
RD assertion to interrupt request deassertion
for level sensitive fast interrupts6, 7
3.25
× T
C + WS × TC – 10.94
—
ns
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