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参数资料
| 型号： | DSPB56364AF100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 80/148页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 100MHZ 100-LQFP |
| 标准包装： | 90 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 100MHz |
| 非易失内存： | ROM（24 kB） |
| 芯片上RAM： | 11.25kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页当前第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页
External Memory Expansion Port (Port A)
DSP56364 Technical Data, Rev. 4.1
Freescale Semiconductor
3-21
147
Last WR assertion to RAS deassertion
tRWL
2.75
× T
C 4.3
33.4
—
26.8
—
ns
148
WR assertion to CAS deassertion
tCWL
2.5
× T
C 4.3
33.6
—
27.0
—
ns
149
Data valid to CAS assertion (write)
tDS
0.25
× T
C 3.7
0.1
—
ns
0.25
× T
C 3.0
—
0.1
—
ns
150
CAS assertion to data not valid (write)
tDH
1.75
× T
C 4.0
22.5
—
17.9
—
ns
151
WR assertion to CAS assertion
tWCS
TC 4.3
10.9
—
8.2
—
ns
152
Last RD assertion to RAS deassertion
tROH
2.5
× T
C 4.0
33.9
—
27.3
—
ns
153
RD assertion to data valid
tGA
1.75
× T
C 7.5
—
19.0
—
ns
1.75
× T
C 6.5
—
15.4
ns
154
RD deassertion to data not valid7
tGZ
0.0
—
0.0
—
ns
155
WR assertion to data active
0.75
× T
C 0.3
11.1
—
9.1
—
ns
156
WR deassertion to data high impedance
0.25
× T
C
—
3.8
—
3.1
ns
1 The number of wait states for Page mode access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 The asynchronous delays specified in the expressions are valid for DSP56364.
4 There are no DRAMs fast enough to fit to two wait states Page mode @ 100 MHz (See
5 All the timings are calculated for the worst case. Some of the timings are better for specific cases (e.g., t
PC equals 3 × TC for
read-after-read or write-after-write sequences).
6 BRW[1:0] (DRAM Control Register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access.
7 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
Table 3-10 DRAM Page Mode Timings, Two Wait States1, 2, 3, 4 (continued)
No.
Characteristics
Symbol
Expression5
66 MHz
80 MHz
Unit
Min
Max
Min
Max
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