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参数资料
| 型号： | DSPB56364AF100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 78/148页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 100MHZ 100-LQFP |
| 标准包装： | 90 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 100MHz |
| 非易失内存： | ROM（24 kB） |
| 芯片上RAM： | 11.25kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页当前第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页
External Memory Expansion Port (Port A)
DSP56364 Technical Data, Rev. 4.1
Freescale Semiconductor
3-19
152
Last RD assertion to RAS deassertion
tROH
1.5
× T
C 4.0
71.0
—
46.0
—
ns
153
RD assertion to data valid
tGA
TC 7.5
—
42.5
—
25.8
ns
154
RD deassertion to data not valid 6
tGZ
0.0
—
0.0
—
ns
155
WR assertion to data active
0.75
× T
C 0.3
37.2
—
24.7
—
ns
156
WR deassertion to data high
impedance
0.25
× T
C
—
12.5
—
8.3
ns
1 The number of wait states for Page mode access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 All the timings are calculated for the worst case. Some of the timings are better for specific cases (e.g., t
PC equals 2 × TC for
read-after-read or write-after-write sequences).
4 Reduced DSP clock speed allows use of Page Mode DRAM with one Wait state (See
Figure 3-14.).
5 BRW[1:0] (DRAM control register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access.
6 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
Table 3-9 DRAM Page Mode Timings, One Wait State (Low-Power Applications)1, 2, 3 (continued)
No.
Characteristics
Symbol
Expression
20 MHz4
30 MHz4
Unit
Min
Max
Min
Max
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