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参数资料
| 型号： | DSPB56364AF100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 64/148页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 100MHZ 100-LQFP |
| 标准包装： | 90 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 100MHz |
| 非易失内存： | ROM（24 kB） |
| 芯片上RAM： | 11.25kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
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Phase Lock Loop (PLL) Characteristics
DSP56364 Technical Data, Rev. 4.1
3-6
Freescale Semiconductor
3.8
Phase Lock Loop (PLL) Characteristics
Table 3-5 Clock Operation
No.
Characteristics
Symbol
Min
Max
1
Frequency of EXTAL (EXTAL Pin Frequency)
The rise and fall time of this external clock should be 3 ns maximum.
Ef
0
100.0
2
EXTAL input high1, 2
With PLL disabled (46.7%–53.3% duty cycle6)
1 Measured at 50% of the input transition.
2 The maximum value for PLL enabled is given for minimum VCO and maximum MF.
ETH
4.67 ns
∞
With PLL enabled (42.5%–57.5% duty cycle6)
4.25 ns
157.0
μs
3
EXTAL input low1, 2
With PLL disabled (46.7%–53.3% duty cycle6)ETL
4.67 ns
∞
With PLL enabled (42.5%–57.5% duty cycle6)
4.25 ns
157.0
μs
4
EXTAL cycle time2
With PLL disabled
ETC
10.00 ns
∞
With PLL enabled
10.00 ns
273.1
μs
Table 3-6 PLL Characteristics
Characteristics
Min
Max
Unit
VCO frequency when PLL enabled (MF × Ef × 2/PDF)
30
200
MHz
PLL external capacitor (PCAP pin to VCCP) (CPCAP
1)
1 C
PCAP is the value of the PLL capacitor (connected between the PCAP pin and VCCP). The recommended value in pF for
CPCAP can be computed from one of the following equations:
(MF x 680)-120, for MF
≤ 4, or
MF x 1100, for MF > 4.
pF
@ MF
≤ 4(MF × 580) 100
(MF
× 780) 140
@ MF > 4
MF
× 830
MF
× 1470
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