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参数资料
| 型号： | DSPB56367AG150 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 25/100页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT 150MHZ 144-LQFP |
| 标准包装： | 60 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 150MHz |
| 非易失内存： | ROM（240 kB） |
| 芯片上RAM： | 69kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.80V |
| 工作温度： | -40°C ~ 95°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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Phase Lock Loop (PLL) Characteristics
DSP56367 Technical Data, Rev. 2.1
3-6
Freescale Semiconductor
3.8
Phase Lock Loop (PLL) Characteristics
4
EXTAL cycle time2
With PLL disabled
With PLL enabled
ETC
6.7 ns
∞
273.1
s
7
Instruction cycle time = ICYC = TC
4
With PLL disabled
With PLL enabled
ICYC
13.33 ns
6.67 ns
∞
8.53
s
1 Measured at 50% of the input transition.
2 The maximum value for PLL enabled is given for minimum V
CO and maximum MF.
3 The indicated duty cycle is for the specified maximum frequency for which a part is rated. The minimum clock high or low time
required for correct operation, however, remains the same at lower operating frequencies; therefore, when a lower clock
frequency is used, the signal symmetry may vary from the specified duty cycle as long as the minimum high time and low time
requirements are met.
4 The maximum value for PLL enabled is given for minimum V
CO and maximum DF.
Table 3-6 PLL Characteristics
Characteristics
Min
Max
Unit
VCO frequency when PLL enabled (MF × Ef × 2/PDF)
30
300
MHz
PLL external capacitor (PCAP pin to VCCP) (CPCAP
1)
@ MF
≤ 4
@ MF > 4
1 C
PCAP is the value of the PLL capacitor (connected between the PCAP pin and VCCP). The recommended value in pF for
CPCAP can be computed from one of the following equations:
(MF x 680)-120, for MF
≤ 4, or
MF x 1100, for MF > 4.
(MF
× 580) 100
MF
× 830
(MF
× 780) 140
MF
× 1470
pF
Table 3-5 Clock Operation (continued)
No.
Characteristics
Symbol
Min
Max
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参数描述 |
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