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参数资料
| 型号： | DSPB56367AG150 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 70/100页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT 150MHZ 144-LQFP |
| 标准包装： | 60 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 150MHz |
| 非易失内存： | ROM（240 kB） |
| 芯片上RAM： | 69kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.80V |
| 工作温度： | -40°C ~ 95°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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Enhanced Serial Audio Interface Timing
DSP56367 Technical Data, Rev. 2.1
Freescale Semiconductor
3-47
454
TXC rising edge to data out valid
—
23 + 0.5
× TC
21.0
—
26.5
21.0
x ck
i ck
ns
455
TXC rising edge to data out high impedance9
——
—
31.0
16.0
x ck
i ck
ns
456
TXC rising edge to transmitter #0 drive enable
deassertion9
——
—
34.0
20.0
x ck
i ck
ns
457
FST input (bl, wr) setup time before TXC falling
edge8
——
2.0
21.0
—
x ck
i ck
ns
458
FST input (wl) to data out enable from high
impedance
——
—
27.0
—
ns
459
FST input (wl) to transmitter #0 drive enable
assertion
——
—
31.0
—
ns
460
FST input (wl) setup time before TXC falling edge
—
2.0
21.0
—
x ck
i ck
ns
461
FST input hold time after TXC falling edge
—
4.0
0.0
—
x ck
i ck
ns
462
Flag output valid after TXC rising edge
—
32.0
18.0
x ck
i ck
ns
463
HCKR/HCKT clock cycle
—
40.0
—
ns
464
HCKT input rising edge to TXC output
—
27.5
ns
465
HCKR input rising edge to RXC output
—
27.5
ns
1 The timing values calculated are based on simulation data at 150MHz. Tester restrictions limit ESAI testing to lower clock
frequencies.
2 ESAI_1 specs match those of ESAI_0.
3 V
CC = 1.8 V ± 5%; TJ = –40°C to +95°C, CL = 50 pF
4 i ck = internal clock
x ck = external clock
i ck a = internal clock, asynchronous mode (asynchronous implies that TXC and RXC are two different clocks)
i ck s = internal clock, synchronous mode (synchronous implies that TXC and RXC are the same clock)
5 bl = bit length
wl = word length
wr = word length relative
6 TXC(SCKT pin) = transmit clock
RXC(SCKR pin) = receive clock
FST(FST pin) = transmit frame sync
FSR(FSR pin) = receive frame sync
HCKT(HCKT pin) = transmit high frequency clock
HCKR(HCKR pin) = receive high frequency clock
7 For the internal clock, the external clock cycle is defined by Icyc and the ESAI control register.
Table 3-19 Enhanced Serial Audio Interface Timing1, 2 (continued)
No.
Characteristics3, 4, 5
Symbol
Expression
Min
Max
Condition6
Unit
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参数描述 |
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| DSPB5636AG120 | 制造商:Freescale Semiconductor 功能描述: |
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| DSPB56371AF180 | 功能描述:数字信号处理器和控制器 - DSP, DSC BLANK ROM VERSION 56371 RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| DSPB56371AF180 | 制造商:Freescale Semiconductor 功能描述:Digital Signal Processor (DSP) IC |
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