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参数资料
| 型号： | DSPB56367AG150 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 38/100页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT 150MHZ 144-LQFP |
| 标准包装： | 60 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 150MHz |
| 非易失内存： | ROM（240 kB） |
| 芯片上RAM： | 69kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.80V |
| 工作温度： | -40°C ~ 95°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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External Memory Expansion Port (Port A)
DSP56367 Technical Data, Rev. 2.1
3-18
Freescale Semiconductor
141
CAS assertion to column address not valid
tCAH
3.5
× TC 4.0
31.0
—
ns
142
Last column address valid to RAS deassertion
tRAL
5
× TC 4.0
46.0
—
ns
143
WR deassertion to CAS assertion
tRCS
1.25
× TC 4.0
8.5
—
ns
144
CAS deassertion to WR assertion
tRCH
1.25
× TC – 3.7
8.8
—
ns
145
CAS assertion to WR deassertion
tWCH
3.25
× TC 4.2
28.3
—
ns
146
WR assertion pulse width
tWP
4.5
× TC 4.5
40.5
—
ns
147
Last WR assertion to RAS deassertion
tRWL
4.75
× TC 4.3
43.2
—
ns
148
WR assertion to CAS deassertion
tCWL
3.75
× TC 4.3
33.2
—
ns
149
Data valid to CAS assertion (write)
tDS
0.5
× TC – 4.5
0.5
—
ns
150
CAS assertion to data not valid (write)
tDH
3.5
× TC 4.0
31.0
—
ns
151
WR assertion to CAS assertion
tWCS
1.25
× TC 4.3
8.2
—
ns
152
Last RD assertion to RAS deassertion
tROH
4.5
× TC 4.0
41.0
—
ns
153
RD assertion to data valid
tGA
3.25
× TC 5.7
—
26.8
ns
154
RD deassertion to data not valid6
tGZ
0.0
—
ns
155
WR assertion to data active
0.75
× TC – 1.5
6.0
—
ns
156
WR deassertion to data high impedance
0.25
× TC
—2.5
ns
1 The number of wait states for Page mode access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 The asynchronous delays specified in the expressions are valid for DSP56367.
4 All the timings are calculated for the worst case. Some of the timings are better for specific cases (for example, t
PC equals
3
× TC for read-after-read or write-after-write sequences). An expressions is used to calculate the maximum or minimum
value listed, as appropriate.
5 BRW[1–0] (DRAM control register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access.
6 RD deassertion always occurs after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
Table 3-10
DRAM Page Mode Timings, Four Wait States1, 2, 3 (continued)
No.
Characteristics
Symbol
Expression4
100 MHz
Unit
Min
Max
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参数描述 |
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| DSPB5636AG120 | 制造商:Freescale Semiconductor 功能描述: |
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| DSPB56371AF180 | 功能描述:数字信号处理器和控制器 - DSP, DSC BLANK ROM VERSION 56371 RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
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