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参数资料
型号： DSPB56367AG150
厂商： Freescale Semiconductor
文件页数： 43/100页
文件大小： 0K
描述： IC DSP 24BIT 150MHZ 144-LQFP
标准包装： 60
系列： DSP56K/Symphony
类型： 音频处理器
接口： 主机接口，I²C，SAI，SPI
时钟速率： 150MHz
非易失内存： ROM（240 kB）
芯片上RAM： 69kB
电压 - 输入/输出： 3.30V
电压 - 核心： 1.80V
工作温度： -40°C ~ 95°C
安装类型： 表面贴装
封装/外壳： 144-LQFP
供应商设备封装： 144-LQFP（20x20）
包装： 托盘
External Memory Expansion Port (Port A)
DSP56367 Technical Data, Rev. 2.1
Freescale Semiconductor
3-23
191
RD assertion to RAS deassertion
tROH
4.5
× TC 4.0
221.0
—
146.0
—
ns
192
RD assertion to data valid
tGA
4
× TC 7.5
—
192.5
—
125.8
ns
193
RD deassertion to data not valid4
tGZ
0.0
—
0.0
—
ns
194
WR assertion to data active
0.75
× TC 0.3
37.2
—
24.7
—
ns
195
WR deassertion to data high impedance
0.25
× TC
—
12.5
—
8.3
ns
1 The number of wait states for out of page access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 Reduced DSP clock speed allows use of DRAM out-of-page access with four Wait states (Figure 3-14).
4 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
Table 3-12
DRAM Out-of-Page and Refresh Timings, Eleven Wait States1, 2, 3
No.
Characteristics
Symbol
Expression
100 MHz
Unit
Min
Max
157
Random read or write cycle time
tRC
12
× TC
120.0
—
ns
158
RAS assertion to data valid (read)
tRAC
6.25
× TC 7.0
—
55.5
ns
159
CAS assertion to data valid (read)
tCAC
3.75
× TC 7.0
—
30.5
ns
160
Column address valid to data valid (read)
tAA
4.5
× TC 7.0
—
38.0
ns
161
CAS deassertion to data not valid (read hold time)
tOFF
0.0
—
ns
162
RAS deassertion to RAS assertion
tRP
4.25
× TC 4.0
38.5
—
ns
163
RAS assertion pulse width
tRAS
7.75
× TC 4.0
73.5
—
ns
164
CAS assertion to RAS deassertion
tRSH
5.25
× TC 4.0
48.5
—
ns
165
RAS assertion to CAS deassertion
tCSH
6.25
× TC 4.0
58.5
—
ns
166
CAS assertion pulse width
tCAS
3.75
× TC 4.0
33.5
—
ns
167
RAS assertion to CAS assertion
tRCD
2.5
× TC ± 4.0
21.0
29.0
ns
168
RAS assertion to column address valid
tRAD
1.75
× TC ± 4.0
13.5
21.5
ns
169
CAS deassertion to RAS assertion
tCRP
5.75
× TC 4.0
53.5
—
ns
170
CAS deassertion pulse width
tCP
4.25
× TC 4.0
38.5
—
ns
171
Row address valid to RAS assertion
tASR
4.25
× TC 4.0
38.5
—
ns
172
RAS assertion to row address not valid
tRAH
1.75
× TC 4.0
13.5
—
ns
Table 3-11 DRAM Out-of-Page and Refresh Timings, Four Wait States1, 2 (continued)
No.
Characteristics
Symbol
Expression
20 MHz3
30 MHz3
Unit
Min
Max
Min
Max
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