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参数资料
| 型号： | L64005-F |
| 厂商： | LSI CORP |
| 元件分类： | 消费家电 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 98/272页 |
| 文件大小： | 1252K |
| 代理商： | L64005-F |
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L64005 MPEG-2 Audio/Video Decoder Technical Manual
6-23
Final Rev F
Copyright 1996 by LSI Logic Corporation. All rights reserved.
eld. The decoder stops after decoding the PU. In eld mode, the PU is
at the end of the eld. In frame mode, the PU is at the end of the frame.
The host controller can then step the freeze eld to the opposite eld.
Some care must be taken when performing slow motion with B frames
in frame mode. To save memory, the beginning of B frame reconstruction
always overlaps the display of the last eld of the preceding frame in the
L64005. This is also true of slow motion mode. A mechanism exists
inside the L64005 that prevents the last eld from being overwritten
before it is displayed. In slow motion mode, the same mechanism is in
effect. Therefore, it is important not to start the reconstruction of the B
frame before the last eld of the preceding frame is in its last display
cycle.
6.8
3:2 Pull-Down
The L64005 can implement 3:2 pull-down. When decoding an MPEG-2
sequence, the user may select whether the bitstream or the microproces-
sor interface controls the 3:2 pull-down parameter (see Section 2.8.17,
“Group 6 Display Mode 0,” for details). When performing pull-down, the
L64005 is stalled to avoid overwriting the frame memory. Setting the PDE
bit in Group 6, Register 28, enables the decoder to begin the pull-down
operation, starting at the next vertical blanking interval. Please note that
in reduced memory mode 3:2 pull-down can not be used as a complete
eld of information, and is not maintained for re-use. See Section 6.3,
“Reduced Memory Mode” for more information.
Figure 6.12 shows the pull-down eld order. The display controller con-
tinues to alternate between odd and even elds (as dened in the sync
pulse train). Alternating actually causes the “real” eld order to become
inverted every ve elds.
Figure 6.12
Pull-Down Field
Order
The bits that determine the pull-down mode are written into Register 28,
Group 6 as shown in Table 6.10. See Chapter 2 for details.
O
EOEOEOEO
E
12
3456
7
15
8
Field Number
Decoder Must Wait
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PDF描述 |
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