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参数资料
| 型号： | MP80C31-12D |
| 厂商： | ATMEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, 12 MHz, MICROCONTROLLER, PDIP40 |
| 封装： | PLASTIC, DIP-40 |
| 文件页数： | 97/170页 |
| 文件大小： | 4133K |
| 代理商： | MP80C31-12D |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页当前第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页
32
ATtiny4/5/9/10 [DATASHEET]
8127F–AVR–02/2013
8.4
Register Description
8.4.1
WDTCSR – Watchdog Timer Control and Status Register
Bit 7 – WDIF: Watchdog Timer Interrupt Flag
This bit is set when a time-out occurs in the Watchdog Timer and the Watchdog Timer is configured for interrupt.
WDIF is cleared by hardware when executing the corresponding interrupt handling vector. Alternatively, WDIF is
cleared by writing a logic one to the flag. When the WDIE is set, the Watchdog Time-out Interrupt is requested.
Bit 6 – WDIE: Watchdog Timer Interrupt Enable
When this bit is written to one, the Watchdog interrupt request is enabled. If WDE is cleared in combination with
this setting, the Watchdog Timer is in Interrupt Mode, and the corresponding interrupt is requested if time-out in the
Watchdog Timer occurs.
If WDE is set, the Watchdog Timer is in Interrupt and System Reset Mode. The first time-out in the Watchdog
Timer will set WDIF. Executing the corresponding interrupt vector will clear WDIE and WDIF automatically by hard-
ware (the Watchdog goes to System Reset Mode). This is useful for keeping the Watchdog Timer security while
using the interrupt. To stay in Interrupt and System Reset Mode, WDIE must be set after each interrupt. This
should however not be done within the interrupt service routine itself, as this might compromise the safety-function
of the Watchdog System Reset mode. If the interrupt is not executed before the next time-out, a System Reset will
be applied.
Note:
1. WDTON configuration bit set to “0“ means programmed and “1“ means unprogrammed.
Bit 4 – Res: Reserved Bit
This bit is reserved and will always read zero.
Bit 3 – WDE: Watchdog System Reset Enable
WDE is overridden by WDRF in RSTFLR. This means that WDE is always set when WDRF is set. To clear WDE,
WDRF must be cleared first. This feature ensures multiple resets during conditions causing failure, and a safe
start-up after the failure.
Bit
765
4321
0
WDIF
WDIE
WDP3
–
WDE
WDP2
WDP1
WDP0
WDTCSR
Read/Write
R/W
R
R/W
Initial Value
0
X
0
Table 8-2.
Watchdog Timer Configuration
WDTON(1)
WDE
WDIE
Mode
Action on Time-out
1
0
Stopped
None
1
0
1
Interrupt Mode
Interrupt
1
0
System Reset Mode
Reset
11
1
Interrupt and System
Reset Mode
Interrupt, then go to
System Reset Mode
0
x
System Reset Mode
Reset
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