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参数资料
| 型号： | MP80C31-12D |
| 厂商： | ATMEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, 12 MHz, MICROCONTROLLER, PDIP40 |
| 封装： | PLASTIC, DIP-40 |
| 文件页数： | 98/170页 |
| 文件大小： | 4133K |
| 代理商： | MP80C31-12D |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页当前第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页
33
ATtiny4/5/9/10 [DATASHEET]
8127F–AVR–02/2013
Bits 5, 2:0 – WDP3..0: Watchdog Timer Prescaler 3, 2, 1 and 0
The WDP3..0 bits determine the Watchdog Timer prescaling when the Watchdog Timer is running. The different
prescaling values and their corresponding time-out periods are shown in Table 8-3 on page 33.
8.4.2
VLMCSR – V
CC Level Monitoring Control and Status register
Bit 7 – VLMF: VLM Flag
This bit is set by the VLM circuit to indicate that a voltage level condition has been triggered (see Table 8-4). The
bit is cleared when the trigger level selection is set to “Disabled”, or when voltage at V
CC rises above the selected
trigger level.
Bit 6 – VLMIE: VLM Interrupt Enable
When this bit is set the VLM interrupt is enabled. A VLM interrupt is generated every time the VLMF flag is set.
Bits 5:3 – Res: Reserved Bits
These bits are reserved. For ensuring compatibility with future devices, these bits must be written to zero, when the
register is written.
Bits 2:0 – VLM2:0: Trigger Level of Voltage Level Monitor
These bits set the trigger level for the voltage level monitor, as described in Table 8-4 below.
Table 8-3.
Watchdog Timer Prescale Select
WDP3
WDP2
WDP1
WDP0
Number of WDT
Oscillator Cycles
Typical Time-out at
VCC = 5.0V
0
2K (2048) cycles
16 ms
0
1
4K (4096) cycles
32 ms
0
1
0
8K (8192) cycles
64 ms
0
1
16K (16384) cycles
0.125 s
0
1
0
32K (32768) cycles
0.25 s
0
1
0
1
64K (65536) cycles
0.5 s
0
1
0
128K (131072) cycles
1.0 s
0
1
256K (262144) cycles
2.0 s
1
0
512K (524288) cycles
4.0 s
1
0
1
1024K (1048576) cycles
8.0 s
1
010
Reserved
1
011
1
100
1
101
1
110
1
111
Bit
765
4321
0
VLMF
VLMIE
–
VLM2
VLM1
VLM0
VLMCSR
Read/Write
R
R/W
R
R/W
Initial Value
000
0000
0
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