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参数资料
| 型号： | PADS1298CZXGT |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 模拟信号调理 |
| 英文描述： | SPECIALTY ANALOG CIRCUIT, PBGA64 |
| 封装： | 8 X 8 MM, LEAD FREE, PLASTIC, NFBGA-64 |
| 文件页数： | 5/73页 |
| 文件大小： | 957K |
| 代理商： | PADS1298CZXGT |
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PRODUCTPREVIEW
1
CS
SCLK
DIN
DOUT
2
3
8
1
2
8
3
t
CSSC
t
DIST
t
DIHD
t
DOHD
t
CSH
t
DOST
t
SPWH
t
SPWL
t
SCCS
Hi-Z
t
CSDOZ
t
CSDOD
Hi-Z
t
SCLK
t
SDECODE
CLK
t
CLK
D ISY_IN
A
DOUT
SCLK
MSB
D1
t
DISCK2ST
MSB
2
1
3
216
217
218
MSB
D1
LSB
t
DISCK2HT
t
DOST
Don’tCare
LSB
D1
219
www.ti.com
SBAS459C – JANUARY 2010 – REVISED MARCH 2010
TIMING CHARACTERISTICS
NOTE: SPI settings are CPOL = 0 and CPHA = 1.
Figure 1. Serial Interface Timing
Figure 2. Daisy-Chain Interface Timing
Specifications apply from 0°C to +70°C. Load on DOUT = 20pF || 100kΩ.
2.7V
≤ DVDD ≤ 3.6V
1.65V
≤ DVDD ≤ 2.7V
PARAMETER
DESCRIPTION
MIN
TYP
MAX
MIN
TYP
MAX
UNIT
tCLK
Master clock period
514
465
514
465
ns
tCSSC
CS low to first SCLK, setup time
6
17
ns
tSCLK
SCLK period
50
66.6
ns
tSPWH, L
SCLK pulse width, high and low
TBD
ns
tDIST
DIN valid to SCLK falling edge: setup time
10
ns
tDIHD
Valid DIN after SCLK falling edge: hold time
10
11
ns
tDOHD
SCLK falling edge to invalid DOUT: hold time
10
ns
tDOST
SCLK rising edge to DOUT valid: setup time
12
22
ns
tCSH
CS high pulse
2
tCLKs
tCSDOD
CS low to DOUT driven
8
25
ns
tSCCS
Eighth SCLK falling edge to CS high
4
tCLKs
tSDECODE
Command decode time
4
tCLKs
tCSDOZ
CS high to DOUT Hi-Z
8
25
ns
tDISCK2ST
DAISY_IN valid to SCLK rising edge: setup time
10
ns
tDISCK2HT
DAISY_IN valid after SCLK rising edge: hold time
10
ns
Copyright 2010, Texas Instruments Incorporated
13
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PDF描述 |
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