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参数资料
型号： S1C17651B00E100
元件分类： 微控制器/微处理器
英文描述： 16-BIT, FLASH, 2 MHz, RISC MICROCONTROLLER, PBGA
文件页数： 109/216页
文件大小： 1784K
代理商： S1C17651B00E100
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APPENDIX A LIST OF I/O REGISTERS
AP-A-6
Seiko Epson Corporation
S1C17651 TECHNICAL MANUAL
Register name Address
Bit
Name
Function
Setting
Init. R/W
Remarks
FOUTA Control
Register
(CLG_FOUTA)
0x5064
(8 bits)
D7
–
reserved
–
0 when being read.
D6–4 FOUTAD
[2:0]
FOUTA clock division ratio select
FOUTAD[2:0]
Division ratio
0x0 R/W
0x7
0x6
0x5
0x4
0x3
0x2
0x1
0x0
1/128
1/64
1/32
1/16
1/8
1/4
1/2
1/1
D3–2 FOUTASRC
[1:0]
FOUTA clock source select
FOUTASRC[1:0] Clock source
0x0 R/W
0x3
0x2
0x1
0x0
reserved
OSC3A
OSC1
OSC3B
D1
–
reserved
–
0 when being read.
D0
FOUTAE
FOUTA output enable
1 Enable
0 Disable
0
R/W
FOUTB Control
Register
(CLG_FOUTB)
0x5065
(8 bits)
D7
–
reserved
–
0 when being read.
D6–4 FOUTBD
[2:0]
FOUTB clock division ratio select
FOUTBD[2:0]
Division ratio
0x0 R/W
0x7
0x6
0x5
0x4
0x3
0x2
0x1
0x0
1/128
1/64
1/32
1/16
1/8
1/4
1/2
1/1
D3–2 FOUTBSRC
[1:0]
FOUTB clock source select
FOUTBSRC[1:0] Clock source
0x0 R/W
0x3
0x2
0x1
0x0
reserved
OSC3A
OSC1
OSC3B
D1
–
reserved
–
0 when being read.
D0
FOUTBE
FOUTB output enable
1 Enable
0 Disable
0
R/W
Oscillation
Stabilization
Wait Control
Register
(CLG_WAIT)
0x507d
(8 bits)
D7–6 OSC3BWT
[1:0]
OSC3B stabilization wait cycle
select
OSC3BWT[1:0]
Wait cycle
0x0 R/W
0x3
0x2
0x1
0x0
8 cycles
16 cycles
32 cycles
64 cycles
D5–4 OSC3AWT
[1:0]
OSC3A stabilization wait cycle
select
OSC3AWT[1:0]
Wait cycle
0x0 R/W
0x3
0x2
0x1
0x0
128 cycles
256 cycles
512 cycles
1024 cycles
D3–2 OSC1BWT
[1:0]
OSC1B stabilization wait cycle
select
OSC1BWT[1:0]
Wait cycle
0x0 R/W
0x3
0x2
0x1
0x0
8 cycles
16 cycles
32 cycles
64 cycles
D1–0 OSC1AWT
[1:0]
OSC1A stabilization wait cycle
select
OSC1AWT[1:0]
Wait cycle
0x0 R/W
0x3
0x2
0x1
0x0
2048 cycles
4096 cycles
8192 cycles
16384 cycles
PCLK Control
Register
(CLG_PCLK)
0x5080
(8 bits)
D7–2 –
reserved
–
0 when being read.
D1–0 PCKEN[1:0] PCLK enable
PCKEN[1:0]
PCLK supply
0x3 R/W
0x3
0x2
0x1
0x0
Enable
Not allowed
Disable
CCLK Control
Register
(CLG_CCLK)
0x5081
(8 bits)
D7–2 –
reserved
–
0 when being read.
D1–0 CCLKGR[1:0] CCLK clock gear ratio select
CCLKGR[1:0]
Gear ratio
0x0 R/W
0x3
0x2
0x1
0x0
1/8
1/4
1/2
1/1
0x5078–0x5079
Theoretical Regulation Circuit
Register name Address
Bit
Name
Function
Setting
Init. R/W
Remarks
TR Control
Register
(TR_CTL)
0x5078
(8 bits)
D7–4 –
reserved
–
0 when being read.
D3
RCLKFSEL Monitor clock frequency select
1 1 Hz
0 256 Hz
0
R/W
D2
RCLKMON Regulated clock monitor enable
1 Enable
0 Disable
0
R/W
D1
–
reserved
–
0 when being read.
D0
REGTRIG
Regulation trigger
1 Trigger
0 Ignored
0
W
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