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参数资料
| 型号： | S1C17651B00E100 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 2 MHz, RISC MICROCONTROLLER, PBGA |
| 文件页数： | 159/216页 |
| 文件大小： | 1784K |
| 代理商： | S1C17651B00E100 |
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7 CLOCK GENERATOR (CLG)
7-8
Seiko Epson Corporation
S1C17651 TECHNICAL MANUAL
Continuous write/read access to CLKSRC[1:0] is prohibited. At least one instruction unrelated
to CLKSRC[1:0] access must be inserted between the write and read instructions.
When SLEEP mode is canceled, the OSC3B oscillator circuit is turned on (OSC3BEN = 1)
and is used as the system clock source (CLKSRC[1:0] = 0x0) regardless of the system clock
configured before the chip entered SLEEP mode.
Canceling HALT mode does not change the clock status configured before the chip entered
HALT mode.
CPU Core Clock (CCLK) Control
7.5
The CLG module includes a clock gear to slow down the system clock to send to the S1C17 Core. To reduce cur-
rent consumption, operate the S1C17 Core with the slowest possible clock speed. The halt instruction can be ex-
ecuted to stop the clock supply from the CLG to the S1C17 Core for power savings.
OSC3B
OSC3A
OSC1
CCLK
Clock gear
(1/1–1/8)
Gate
S1C17 Core
Gear selection
System clock
HALT
5.1 CCLK Supply System
Figure 7.
Clock gear settings
CCLKGR[1:0]/CLG_CCLK register is used to select the gear ratio to reduce system clock speeds.
5.1 CCLK Gear Ratio Selection
Table 7.
CCLKGR[1:0]
Gear ratio
0x3
1/8
0x2
1/4
0x1
1/2
0x0
1/1
(Default: 0x0)
Clock supply control
The CCLK clock supply is stopped by executing the halt instruction. Since this does not stop the system
clock, peripheral modules will continue to operate.
HALT mode is cleared by resetting, NMI, or other interrupts. The CCLK supply resumes when HALT mode is
cleared.
Executing the slp instruction suspends system clock supply to the CLG, thereby halting the CCLK supply as
well. Clearing SLEEP mode with an external interrupt restarts the system clock supply and the CCLK supply.
Peripheral Module Clock (PCLK) Control
7.6
The CLG module also controls the clock supply to peripheral modules.
The system clock is used unmodified for the peripheral module clock (PCLK).
Internal peripheral modules
Gate
On/Off control
PCLK
System clock
OSC3B
OSC3A
OSC1
6.1 Peripheral Module Clock Control Circuit
Figure 7.
Clock supply control
PCLK supply is controlled by PCKEN[1:0]/CLG_PCLK register.
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PDF描述 |
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