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参数资料
| 型号： | S1C17651B00E100 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 2 MHz, RISC MICROCONTROLLER, PBGA |
| 文件页数： | 138/216页 |
| 文件大小： | 1784K |
| 代理商： | S1C17651B00E100 |
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4 POWER SUPPLY
4-2
Seiko Epson Corporation
S1C17651 TECHNICAL MANUAL
LCD Power Supply Circuit
4.3.2
The LCD power supply circuit generates the LCD drive voltages VC1 to VC3. These voltages are supplied to the
LCD driver to generate LCD drive waveforms. The LCD power supply circuit consists of a VC regulator and volt-
age booster/halver.
See the “Electrical Characteristics” chapter for the VC1 to VC3 values.
VC regulator
The VC regulator generates the reference voltage for boosting/halving (VC1 or VC2) from VDD.
Either VC1 or VC2 can be generated and one of them should be selected according to the VDD value using
VCSEL/LCD_VREG register.
3.2.1 V
Table 4.
C
Regulator Output Selection
Power supply voltage VDD
VCSEL setting
Reference voltage
2.0 to 2.2 (3.6) V
0
VC1
2.2 to 3.6 V
1
VC2
(Default: 0)
Notes: The VC1 to VC3 voltages cannot be obtained correctly if VCSEL is set to 1 when VDD is 2.2 V or
less.
Although the reference voltage can be set to VC1 even if VDD is 2.2 V or higher, current
consumption will be increased in comparison with VC2.
Voltage booster/halver
When VC1 is selected for the boosting/halving reference voltage, the voltage booster/halver generates VC2 and
VC3 by boosting VC1 output from the VC regulator. When VC2 is selected for the reference voltage, the voltage
booster/halver generates VC1 by halving VC2 and VC3 by boosting VC2. The boosting operation uses a clock, so
it must be supplied to the LCD power supply circuit before LCD can start display.
Booster clock source selection
Select the clock source for the voltage booster/halver from OSC3B, OSC3A, and OSC1 using
LCDBCLKSRC[1:0]/LCD_BCLK register.
3.2.2 Clock Source Selection
Table 4.
LCDBCLKSRC[1:0]
Clock source
0x3
Reserved
0x2
OSC3A
0x1
OSC1
0x0
OSC3B
(Default: 0x0)
Booster clock division ratio selection
Select the division ratio using LCDBCLKD[2:0]/LCD_BCLK register. Set it so that the clock frequency
will be within the range from 512 Hz to 4 kHz.
3.2.3 Clock Division Ratio Selection
Table 4.
LCDBCLKD[2:0]
Division ratio
Clock source = OSC3B
Clock source = OSC3A
Clock source = OSC1
0x7
Reserved
0x6
1/4096
1/8192
0x5
1/2048
1/4096
0x4
1/1024
1/2048
0x3
1/512
1/1024
1/64
0x2
1/256
1/512
1/32
0x1
1/128
1/256
1/16
0x0
1/64
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相关PDF资料 |
PDF描述 |
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