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参数资料
| 型号： | S1C17651B00E100 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 2 MHz, RISC MICROCONTROLLER, PBGA |
| 文件页数： | 161/216页 |
| 文件大小： | 1784K |
| 代理商： | S1C17651B00E100 |
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7 CLOCK GENERATOR (CLG)
7-10
Seiko Epson Corporation
S1C17651 TECHNICAL MANUAL
Output pin setting
The FOUTA and FOUTB output pins are shared with I/O ports. The pin is configured for the I/O port by de-
fault, so the pin function should be changed using the port function select bit before the clock output can be
used. See the “I/O Ports (P)” chapter for the FOUTA/FOUTB pins and selecting pin functions.
Clock source selection
The clock source can be selected from OSC3B, OSC3A, and OSC1 using FOUTASRC[1:0]/CLG_FOUTA reg-
ister or FOUTBSRC[1:0]/CLG_FOUTB register.
7.1 Clock Source Selection
Table 7.
FOUTASRC[1:0]/FOUTBSRC[1:0]
Clock source
0x3
Reserved
0x2
OSC3A
0x1
OSC1
0x0
OSC3B
(Default: 0x0)
Clock frequency selection
Eight different clock output frequencies can be selected. Select the division ratio for the source clock using
FOUTAD[2:0]/CLG_FOUTA register or FOUTBD[2:0]/CLG_FOUTB register.
7.2 Clock Division Ratio Selection
Table 7.
FOUTAD[2:0]/FOUTBD[2:0]
Division ratio
0x7
1/128
0x6
1/64
0x5
1/32
0x4
1/16
0x3
1/8
0x2
1/4
0x1
1/2
0x0
1/1
(Default: 0x0)
Clock output control
The clock output is controlled using FOUTAE/CLG_FOUTA register or FOUTBE/CLG_FOUTB register. Set-
ting FOUTAE/FOUTBE to 1 outputs the FOUTA/FOUTB clock from the FOUTA/FOUTB pin. Setting it to 0
disables output.
FOUTAE (FOUTBE)
FOUTA (FOUTB) output
00
1
7.2 FOUTA/FOUTB Output
Figure 7.
Notes: Since the FOUTA/FOUTB signal is not synchronized with FOUTAE/FOUTBE writing, switching
output on or off will generate certain hazards.
There may be a time lag between setting FOUTAE/FOUTBE to 1 and start of FOUTA/FOUTB
signal output due to the oscillation stabilization wait time and other conditions.
Control Register Details
7.8
8.1 List of CLG Registers
Table 7.
Address
Register name
Function
0x5060
CLG_SRC
Clock Source Select Register
Selects the clock source.
0x5061
CLG_CTL
Oscillation Control Register
Controls oscillation.
0x5064
CLG_FOUTA
FOUTA Control Register
Controls FOUTA clock output.
0x5065
CLG_FOUTB
FOUTB Control Register
Controls FOUTB clock output.
0x507d
CLG_WAIT
Oscillation Stabilization Wait Control Register Controls oscillation stabilization waiting time.
0x5080
CLG_PCLK
PCLK Control Register
Controls the PCLK supply.
0x5081
CLG_CCLK
CCLK Control Register
Configures the CCLK division ratio.
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PDF描述 |
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