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参数资料
| 型号： | S1C17651B00E10C |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 2 MHz, RISC MICROCONTROLLER, PBGA |
| 文件页数： | 152/216页 |
| 文件大小： | 1784K |
| 代理商： | S1C17651B00E10C |
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7 CLOCK GENERATOR (CLG)
S1C17651 TECHNICAL MANUAL
Seiko Epson Corporation
7-1
Clock Generator (CLG)
7
CLG Module Overview
7.1
The clock generator (CLG) controls the internal oscillators and the system clocks to be supplied to the S1C17 Core,
on-chip peripheral modules, and external devices.
The features of the CLG module are listed below.
Generates the operating clocks with the built-in oscillators.
- OSC3B oscillator circuit: 2 MHz/1 MHz/500 kHz (typ.) internal oscillator circuit
- OSC3A oscillator circuit: 4.2 MHz (max.) crystal or ceramic oscillator circuit
- OSC1B oscillator circuit: 32 kHz (typ.) internal oscillator circuit
- OSC1A oscillator circuit: 32.768 kHz (typ.) crystal oscillator circuit
Switches the system clock. The system clock source can be selected from OSC3B, OSC3A, and OSC1 via soft-
ware.
Generates the CPU core clock (CCLK) and controls the clock supply to the core block. The CCLK frequency can
be selected from system clock
× 1/1, 1/2, 1/4, and 1/8.
Controls the clock supply to the peripheral modules.
Turns the clocks on and off according to the CPU operating status (RUN, HALT, or SLEEP).
Supports quick-restart processing from SLEEP mode.
Turns OSC3B on forcibly and switches the system clock to OSC3B when SLEEP mode is canceled.
Controls two clock outputs to external devices.
Figure 7.1.1 shows the clock system and CLG module configuration.
CCLK
FOUTA
output circuit
OSC3A
oscillator
(4.2 MHz max.)
OSC3B
oscillator
(0.5/1/2 MHz)
Clock gear
(1/1–1/8)
OSC
controller
Gate
S1C17 Core
OSC3
OSC4
System
clock
Theoretical regulation
RTC reset
OSC1
dividing
signals
OSC3A
OSC1A
OSC1B
OSC1
OSC3B
OSC1
FOUTA
FOUTB
output circuit
FOUTB
OSC1A
oscillator
(32.768 kHz)
OSC1B
oscillator
(32 kHz)
OSC1
OSC2
SLEEP, wakeup
CLG
T8, ITC, SPI, P,
MISC, VD1
PCLK
T16A2
Gate
LCD, UART, SND
OSC3A
divider
OSC3B
divider
OSC1A
divider
OSC1B
divider
256 Hz
RTC
CT, WDT
HALT
Gate
SLEEP
1.1 CLG Module Configuration
Figure 7.
To reduce current consumption, control the clock in conjunction with processing and use HALT and SLEEP modes.
For more information on reducing current consumption, see “Power Saving” in the appendix chapter.
相关PDF资料 |
PDF描述 |
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参数描述 |
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| S1C17701D101000 | 制造商:Seiko Instruments Inc (SII) 功能描述:EPSON 16BIT MCU |
| S1C17701F00B100 | 功能描述:16位微控制器 - MCU 16-bit 64KB Flash LCD 56x32 RoHS:否 制造商:Texas Instruments 核心:RISC 处理器系列:MSP430FR572x 数据总线宽度:16 bit 最大时钟频率:24 MHz 程序存储器大小:8 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:2 V to 3.6 V 工作温度范围:- 40 C to + 85 C 封装 / 箱体:VQFN-40 安装风格:SMD/SMT |
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