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参数资料
型号： S1C17651B00E10C
元件分类： 微控制器/微处理器
英文描述： 16-BIT, FLASH, 2 MHz, RISC MICROCONTROLLER, PBGA
文件页数： 16/216页
文件大小： 1784K
代理商： S1C17651B00E10C
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13 CLOCK TIMER (CT)
13-4
Seiko Epson Corporation
S1C17651 TECHNICAL MANUAL
Clock Timer Counter Register (CT_CNT)
Register name Address
Bit
Name
Function
Setting
Init. R/W
Remarks
Clock Timer
Counter Register
(CT_CNT)
0x5001
(8 bits)
D7–0 CTCNT[7:0] Clock timer counter value
0x0 to 0xff
0x0
R
D[7:0]
CTCNT[7:0]: Clock Timer Counter Value Bits
The counter data can be read out. (Default: 0x0)
This register is read-only and cannot be written to.
The bits correspond to various frequencies, as follows:
D7: 1 Hz, D6: 2 Hz, D5: 4 Hz, D4: 8 Hz, D3: 16 Hz, D2: 32 Hz, D1: 64 Hz, D0: 128 Hz
Note: The correct counter value may not be read out (reading is unstable) if the register is read while
counting is underway. Read the counter register twice in succession and treat the value as valid if
the values read are identical.
Clock Timer Interrupt Mask Register (CT_IMSK)
Register name Address
Bit
Name
Function
Setting
Init. R/W
Remarks
Clock Timer
Interrupt Mask
Register
(CT_IMSK)
0x5002
(8 bits)
D7–4 –
reserved
–
0 when being read.
D3
CTIE32
32 Hz interrupt enable
1 Enable
0 Disable
0
R/W
D2
CTIE8
8 Hz interrupt enable
1 Enable
0 Disable
0
R/W
D1
CTIE2
2 Hz interrupt enable
1 Enable
0 Disable
0
R/W
D0
CTIE1
1 Hz interrupt enable
1 Enable
0 Disable
0
R/W
This register enables or disables interrupt requests individually for the 32 Hz, 8 Hz, 2 Hz, and 1 Hz signals. Setting
CTIE* to 1 enables CT interrupts for the corresponding frequency signal falling edge, while setting to 0 disables
interrupts.
D[7:4]
Reserved
D3
CTIE32: 32 Hz Interrupt Enable Bit
Enables or disables 32 Hz interrupts.
1 (R/W): Interrupt enabled
0 (R/W): Interrupt disabled (default)
D2
CTIE8: 8 Hz Interrupt Enable Bit
Enables or disables 8 Hz interrupts.
1 (R/W): Interrupt enabled
0 (R/W): Interrupt disabled (default)
D1
CTIE2: 2 Hz Interrupt Enable Bit
Enables or disables 2 Hz interrupts.
1 (R/W): Interrupt enabled
0 (R/W): Interrupt disabled (default)
D0
CTIE1: 1 Hz Interrupt Enable Bit
Enables or disables 1 Hz interrupts.
1 (R/W): Interrupt enabled
0 (R/W): Interrupt disabled (default)
Clock Timer Interrupt Flag Register (CT_IFLG)
Register name Address
Bit
Name
Function
Setting
Init. R/W
Remarks
Clock Timer
Interrupt Flag
Register
(CT_IFLG)
0x5003
(8 bits)
D7–4 –
reserved
–
0 when being read.
D3
CTIF32
32 Hz interrupt flag
1 Cause of
interrupt
occurred
0 Cause of
interrupt not
occurred
0
R/W Reset by writing 1.
D2
CTIF8
8 Hz interrupt flag
0
R/W
D1
CTIF2
2 Hz interrupt flag
0
R/W
D0
CTIF1
1 Hz interrupt flag
0
R/W
This register indicates the occurrence state of interrupt causes due to 32 Hz, 8 Hz, 2 Hz, and 1 Hz signals. If a CT
interrupt occurs, identify the interrupt cause (frequency) by reading the interrupt flag in this register. CTIF* is a CT
module interrupt flag that is set to 1 at the falling edge of the corresponding 32 Hz, 8 Hz, 2 Hz, or 1 Hz interrupt.
CTIF* is reset by writing 1.
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