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参数资料
| 型号： | ST40RA200XH6E |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 200 MHz, RISC PROCESSOR, PBGA372 |
| 封装： | 27 X 27 MM, 2.33 MM HEIGHT, PLASTIC, BGA-372 |
| 文件页数： | 40/94页 |
| 文件大小： | 2144K |
| 代理商： | ST40RA200XH6E |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页当前第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页
6 Clock generation
ST40RA
45/92
The sources for PCI_SS_CLK and EMI_SS_CLK, can be set using the PCI_SEL and EMI_SEL bits
in the CLOCKGENB.CLK_SELCR register. See Section 6.6.1: CLOCKGENB.CLK_SELCR register
If CLOCKGEN_A13 is used as PCI_SS_CLK source then the memory bridges 6 and 7 must be
enabled. If CLOCKGEN_A12 is used, then the bridges may be placed in bypass mode. This is the
recommended mode of operation.
If either CLOCKGEN_B12 or CLOCKGEN_A14 are used as the EMI_CLK, the memory bridges 1,
2 and 3 must be enabled. If CLOCKGEN_A12 is used, then the bridges may be placed in bypass.
This is the recommended mode of operation.
Table 16: Clock domains
Subsystem
Clock domain
Target frequencies
(MHz)
Sourcea
Ratio
CPU core
CPU_CLK
200
166
150
133
CLOCKGEN_A11
1
SuperHyway
STBUS_CLK
-
111
100
88
CLOCKGEN_A12
2/3
100
837567
1/2
Peripherals
PER_CLK
(CPU core PCK)
-
555044CLOCKGEN_A13
1/3
50
42
38
33
1/4
PCI bus clock
PCI_BUS_CLK
33
CLOCKGEN_A21
1/16
66
CLOCKGEN_A22
1/8
25.14
CLOCKGEN_A23
1/21
Disabled
CLOCKGEN_A24
-
PCI subsystem
PCI_SS_CLK
-
111
100
88
CLOCKGEN_A12
2/3
100
837567
1/2
-
555044CLOCKGEN_A13
1/3
50
42
38
33
1/4
Local memory
interface (LMI)
LMI_CLK
133
111
100
88
CLOCKGEN_A14
2/3
Reserved
CLOCKGEN_B11
1
EMI subsystem
EMI_CLK
50 to 100 MHz
CLOCKGEN_B12
1
-
111
100
88
CLOCKGEN_A12
2/3
100
837567CLOCKGEN_A14
1/2
a. Clock naming: CLOCKGEN_[CLOCKGEN label][PLL number][clock number]
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