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参数资料
| 型号： | ST52510F3M6 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROCONTROLLER, PDSO20 |
| 封装： | SOP-20 |
| 文件页数： | 29/136页 |
| 文件大小： | 3335K |
| 代理商： | ST52510F3M6 |
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Obsolete
Product(s)
- Obsolete
Product(s)
16.14 SPI Characteristics
Subject to general operating conditions for VDD,
fosc, and TA, unless otherwise specified.
Refer to I/O port characteristics for more details on
the input/output alternate function characteristics
(SS, SCK, MOSI, MISO ).
Figure 16.14 SPI Slave Timing Diagram with CPHA = 0 3)
Notes:
1. Data based on design simulation and/or characterization results, not tested in production.
2. When the SPI is disabled it has its alternate function capability released. In this case, the pin status de-
pends on the I/O port configuration.
3. Measurement points are done at levels: 0.3xVDD and 0.7xVDD.
Symbol
Parameter
Condition
Min
Max
Unit
fSCK
SPI clock frequency
Master
fCPU/64
fCPU/4
MHz
Slave
0
fCPU/4
tr(SCK)
tf(SCK)
SPI clock rise and fall time
see I/O port pin description
tsu(SS)
SS setup time
Slave
120
ns
th(SS)
SS hold time
Slave
120
tw(SCKH)
tw(SCKL)
SCK high and low time
Master
Slave
100
90
tsu(MI)
tsu(SI)
Data input setup time
Master
Slave
100
th(MI)
th(SI)
Data input hold time
Master
Slave
100
ta(SO)
Data output access time
Slave
0
120
tdis(SO)
Data output disable time
Slave
240
tv(SO)
Data output valid time
Slave (after enable edge)
120
th(SO)
Data output hold time
0
tv(MO)
Data output valid time
Master (before capture edge)
0.25
CLK
cycle
th(MO)
Data output hold time
0.25
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