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参数资料
| 型号： | ST72T85A5Q6 |
| 厂商： | 意法半导体 |
| 英文描述： | 8-BIT MCU FOR RDS WITH 48K ROM, 3K RAM, ADC, TWO TIMERS, TWO SPIs, I2C AND SCI INTERFACES |
| 中文描述： | 8位微控制器48,000铁路发展策略光盘，3K内存，ADC，两个定时器，2个SPI，I2C和脊髓损伤接口 |
| 文件页数： | 57/117页 |
| 文件大小： | 748K |
| 代理商： | ST72T85A5Q6 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页当前第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页
57/117
ST7285C
I
2
C BUS INTERFACE
(Cont’d)
4.5.5 Register Description
CLOCK CONTROL REGISTER (CCR)
Address: 002Bh
—
Reset Value: 00h
Read / Write
b7:
FM/SM
Fast / Standard I
2
C mode
When the bit is set to 1 the interface operates in
the fast I
2
C bus mode.
When the bit is set to 0 the interface operates in
the standard I
2
C bus mode.
b6-0:
D6-D0
7 bit divider programming
Implementation of a programmable clock divider
In Standard I
2
C mode:
Fscl = PHI1/(2x([D6..D0]+2)); in this case, Fscl
varies
between
15.75KHz and 100
PHI1=4MHz).
In Fast I
2
C mode:
Fscl = PHI1/(3x([D6..D0]+2)); in this case, Fscl
varies
between
10.5
PHI1=4MHz).
KHz (if
KHz
and
333KHz
(if
Table 8. Example of SCL frequency with PHI1 = 4 MHz in Standard I
2
C mode
7
0
FM/SM
CC6
CC5
CC4
CC3
CC2
CC1
CC0
FM/SM
0
0
0
0
0
1
1
1
1
1
1
D6
0
0
0
1
1
0
0
0
0
0
1
D5
0
0
1
0
1
0
0
0
0
0
1
D4
1
1
0
0
1
0
0
0
0
1
1
D3
0
1
0
1
1
0
0
0
1
1
1
D2
0
0
1
1
1
0
1
1
1
0
1
D1
1
1
1
1
1
1
0
1
0
1
1
D0
0
1
0
0
1
0
1
0
1
1
1
Fscl(Khz)
100
70
50
25
15.75
333
190
167
89
43
10.5
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