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参数资料
| 型号： | ST72T85A5Q6 |
| 厂商： | 意法半导体 |
| 英文描述： | 8-BIT MCU FOR RDS WITH 48K ROM, 3K RAM, ADC, TWO TIMERS, TWO SPIs, I2C AND SCI INTERFACES |
| 中文描述： | 8位微控制器48,000铁路发展策略光盘，3K内存，ADC，两个定时器，2个SPI，I2C和脊髓损伤接口 |
| 文件页数： | 95/117页 |
| 文件大小： | 748K |
| 代理商： | ST72T85A5Q6 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页当前第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页
95/117
ST7285C
CONTROL TIMING
(Cont’d)
1. The device must internally provide a hold time of at least 300 ns for the SDA signal in order to bridge
the undefined region of the falling edge of SCL
2. The maximum hold time of the START condition only has to be met if the interface does not stretch the
low period of SCL signal
Cb = total capacitance of one bus line in pF
Figure 44. Definition of Timing Terminology
I
2
C BUS INTERFACE
Parameter
Standard I
2
C
Min
Fast I
2
C
Min
Symbol
Unit
Max
Max
Bus free time between a STOP and START
condition
Hold time START condition. After this period,
the first clock pulse is generated
LOW period of the SCL clock
HIGH period of the SCL clock
Set-up time for a repeated START condition
Data hold time
Data set-up time
Rise time of both SDA and SCL signals
Fall time of both SDA and SCL signals
Set-up time for STOP condition
Capacitive load for each bus line
4.7
1.3
Tubs
m
s
4.0
0.6
Thd:sta
μ
s
4.7
4.0
4.7
0 (1)
250
1.3
0.6
0.6
0 (1)
100
Tlow
Thigh
Tsu:sta
Thd:dat
Tsu:dat
Tr
Tf
Tsu:sto
Cb
μ
s
μ
s
μ
s
μ
s
ns
ns
ns
ns
pF
0.9(2)
1000
300
20+0.1Cb
20+0.1Cb
0.6
300
300
4.0
400
400
Tbuf
Tlow Tr
Tf
Thd:sta
Tsp
Thd:sta
Thigh
Thd:dat
Tsu:dat Tsu:sta
Tsu:sto
SDA
SCL
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